做射频功放这几年我最大的感触是真正把LDMOS这个管子驯服好比选一颗参数好看的管子重要得多。很多人第一次拿到ADS2023第一件事就是照着Datasheet把匹配电路抄上去然后板子回来一测输出功率差好几个dB效率更是惨不忍睹。问题不在于管子而在于你根本没搞清楚这颗LDMOS在你设定的频段、偏置和输出功率档位下到底需要什么样的源阻抗和负载阻抗。这次我就用ADS2023里的Load-Pull仿真完整走一遍40W LDMOS功率放大器的设计流程目标是46dBm输出功率AB类偏置频段放在920MHz到960MHz。这套流程同样适用于其他功放管和频段关键是思路。我特别把整个过程拆细了讲包括模板怎么调、扫描范围怎么设、等值圆怎么读、迭代怎么跑、匹配网络怎么落地最后还把常见的坑列出来。工程文件我也一起打包了需要的可以去我博客对应文章末尾拿。如果你是刚接触射频功率放大器设计或者之前一直在抄电路、改电容的阶段这篇文章应该能帮你把整个设计链路串起来。1. 设计目标与整体思路拆解1.1 40W LDMOS功放适合做什么指标怎么定先别急着打开软件指标没定清楚后面全是白搭。40W这个功率档位在射频系统里非常典型它既不是那种小信号LNA随便推推就行的级别也不需要像几百瓦广播发射机那样搞复杂的大功率合成。最常见的应用是基站/直放站的末级功放、GSM-R的干放、工业射频加热源以及某些射频电源的末级推动。这类场景对成本敏感同时对可靠性和一致性要求很高LDMOS正好落在舒适区。我这次设计频段选920MHz到960MHz中心频率设940MHz因为这是LDMOS很经典的民用频段也是很多老工程师闭着眼都能算匹配的频段。但如果你做2.45GHz甚至更高频段流程不变只是微带线和寄生参数的影响会放大。设计指标我列在下面后面所有工作都围绕这张表展开参数目标值备注频率范围920MHz - 960MHz中心频率940MHz输出功率46dBm40W饱和/压缩附近输出增益≥18dB驱动级给到26dBm级别漏极效率≥55%目标60%以上供电电压VDS28VLDMOS典型漏压静态电流IDQ300mAAB类偏置输入输出驻波≤1.550Ω系统内你可能会问为什么非要40W而不是50W其实对LDMOS来说45W甚至60W的管子都能压到40W用关键看你要的是线性度、效率还是可靠性。做AB类功放输出功率留出回退余量是常识。一颗45W的管子压回40W用交调性能和热裕量都会舒服很多。我就是用了一颗45W级别的LDMOS实际目标不超过45W这样还能给温度、驻波失配留点余量。1.2 为什么非要用Load-Pull而不是只查Datasheet很多新人会问Datasheet里明明有推荐的匹配电路和典型阻抗为什么还要自己跑Load-Pull问这种问题的大概率还没被实际项目毒打过。Datasheet上的阻抗数据是在厂商特定测试板上测出来的偏置点、频率、封装寄生、板材、散热条件都和你不一样。你照着抄可能做出来只有20W或者效率低得离谱。更深层的原理在于功率放大器工作在大信号状态晶体管的最佳负载不是用S参数或小信号模型能直接推出来的。在小信号下我们关心的是匹配到共轭阻抗以获得最大信号传输但在大信号下晶体管输出更像一个受控电流源配合非线性输出电导它的最佳负载阻抗取决于负载线理论要让电压摆幅和电流摆幅同时达到极限从而获得最大输出功率。实际晶体管还有非线性电容、膝点电压、热效应和封装寄生理论算出来的负载线阻抗只能作为起点无法直接作为设计值。Load-Pull干的事就是在特定的工作电压、静态电流、频率和输入功率下把所有可能的源阻抗或负载阻抗在Smith圆图上扫一遍再画出等输出功率圆、等效率圆、等增益圆让你直观看到最佳工作点到底在哪里。这套方法最早是用机械调谐器在测试台上手动拉的扫一个圆要半天。现在ADS2023把这事儿搬到软件里扫描一次一百多个点几分钟就能出图简直是系统工程红利。1.3 设计流程总览从模型到板子要过哪几关整个40W功放设计我的习惯可以总结成五步。第一步把晶体管模型和板材参数准备好确定静态工作点。第二步跑Load-Pull先负载牵引再源牵引迭代两到三次锁定最佳源阻抗和负载阻抗。第三步依据最佳阻抗做输入输出匹配网络加入偏置馈电和稳定性网络。第四步合入完整电路做Harmonic Balance仿真验证功率、增益、效率和线性度。第五步转版图用Momentum做电磁仿真确认实际微带线之间没有明显的耦合和谐振。这套流程里Load-Pull是承上启下的核心。没有它后面匹配网络就是盲人摸象有了它整条链路就变成了从一个目标阻抗出发的确定性设计。后面几节我会把每一步的操作细节和参数设置都写出来。2. 软件环境与工程搭建2.1 确认ADS版本、模型库和板材参数ADS2023是Keysight家的新版整个界面和旧版相比变化不大但启动速度和项目管理舒服了很多。在做Load-Pull之前我建议你先确认三样东西晶体管模型有没有装好、用哪块PCB板材、微带线基板参数有没有定义准确。晶体管模型这一步最容易踩坑。我用的是一颗45W级LDMOS很多厂商在官网提供ADS模型库下载后是一个.zip压缩包里面往往包含.lib文件、.s2p文件或者.mdl文件。ADS2023加载外部模型有两种常见方式一种是把模型库文件夹放到你的工程目录下然后在原理图的模型选板DesignKit里引用另一种是直接在原理图里调用一个.lib文件中的子电路。我的工程文件里已经把模型路径指向了工程内models文件夹别人拿到后只要不把模型文件单独挪走打开应该就能直接跑。如果你自己新建工程记得在Options - DesignKit/Foundry里把这个模型库加进去。板材参数同样不能偷懒。我这次用的是Rogers RO4350B介电常数3.66板厚0.762mm铜厚35μm。ADS里有一个专门定义微带叠层的地方在原理图里放置MSub控件或者直接用LineCalc计算微带线尺寸。MSub至少要设置H介质高度、Er介电常数、Cond电导率、T铜厚、TanD损耗角正切这几项。很多人懒得填铜厚和损耗角正切仿真出来的微带线损耗会偏乐观最后做出来效率少两个点这就是原因之一。2.2 建立原理图工程与静态工作点在ADS里新建一个工程我用的是Workspace模式便于管理原理图和数据显示。工程命名最好用带频段和功率的格式比如PA_940M_40W_LDMOS方便以后找版本。新建原理图后先把晶体管模型从DesignKit里调出来放到画布上。LDMOS通常是四端口器件栅极、漏极、源极有的模型还会把温度节点引出来。接着搭偏置和测试框架。我们在原则图阶段不急着加匹配网络先用一个大电感把漏极馈电引到VDS28V栅极通过扼流电感馈入VGS。这里要强调一点LDMOS是增强型器件栅极需要加正压才能开启典型VGS大概在2V到3.5V之间具体多少要以静态电流为准。千万不要想当然设一个2V就完事必须用DC仿真扫描出来。我用一个VAR控件定义关键变量这样后面改参数不用翻原理图。变量包括freq940MHz、Pout_target46、VDS28、IDQ300mA、VGS_tune2.5后面Load-Pull扫描范围也是用变量控制。别忘了在晶体管的源极加一个很小的源极电感模拟实际PCB上过孔和焊盘的寄生通常取0.5nH到1nH。LDMOS是共源结构源极接地电感对增益和稳定性的影响比很多新手想象中大得多后面我还会专门说。2.3 DC扫描与偏置网络选型静态工作点不验证后面所有大信号仿真都是空中楼阁。我在ADS里加了DC仿真控件把栅极电压从1.5V扫到3.5V步长0.05V同时测漏极电流。这一步能直接画出转移特性曲线找到IDQ300mA对应的VGS值。注意LDMOS管开启电压有一定离散性而且模型和实际芯片也有差异所以不要只扫一次。我通常会用温度扫描再确认一遍至少看一下25°C和85°C下同一个VGS对应的静态电流偏移了多少。偏置网络选择上工程级设计不可能每个管子都手动调栅压所以最好用带温度补偿的偏置电路比如用晶体管或者二极管温度补偿网络。不过新手阶段先用一个可调电阻分压器或者精密稳压源给固定栅压把设计流程跑通就行。偏置馈电结构也在这里定下来。漏极和栅极都用四分之一波长微带线馈电利用它在射频频率呈现高阻的特性隔离射频信号串入直流电源。末端要加并联旁路电容组一般用100pF、10nF、1μF三个容值并联覆盖高频、中频和低频去耦。模拟时先用理想大电感占位后面替换成微带线馈电再联合仿真验证。3. Load-Pull仿真实操3.1 通过DesignGuide快速生成Load-Pull模板ADS2023里不需要从零手搭Load-Pull测试架软件自带模板。我在原理图窗口点菜单DesignGuide - Amplifier - Load-Pull选LoadPull_1Tone软件会自动生成一个已经接好信号源、晶体管测试座、负载阻抗扫描变量和HB仿真控制器的原理图。这个模板的原理其实不复杂信号源用一个P_1Tone激励晶体管的输入端和输出端各有一个可变阻抗终端由一个复阻抗变量Z_Source和Z_Load控制扫描时LoadPullSim会在设置的阻抗网格上做遍历。没有DesignGuide的版本也可以手动搭但模板的好处是把数据显示窗口都帮你建好了省掉很多重复劳动。模板生成后第一步是把默认的晶体管换成本次设计用的LDMOS模型。原理图里会有一个X1器件直接删掉放上你DesignKit里的管子。把管子的VDS和VGS偏置接好。如果模板里源端或负载端的VAR变量名不对会报错需要统一定义。3.2 源牵引Source Pull设置与扫描参数先解释为什么先做源牵引。很多人一上来直接负载牵引其实有问题输出匹配的网络会影响输入阻抗但更重要的是输入端的失配会直接导致输入功率没有真正进到管子里面。如果不先固定一个接近最优的源阻抗你在负载端看到的功率和效率数据都是失准的。在模板里找到SourcePull相关设置源阻抗Zsource用实部和虚部两个变量控制初始范围可以先设大一点。比如实部从0.5Ω到20Ω虚部从-20Ω到20Ω网格密度先取11乘11。注意这个范围要覆盖包括50Ω在内的区域因为之后你要判断最佳源阻抗离50Ω远不远这关系到输入匹配网络要变多少次阻抗。输入功率怎么设目标输出是46dBm管子增益按20dB估输入功率大概在26dBm到28dBm。但源牵引时源阻抗不是50Ω信号在端口会发生反射所以ADS模板里通常用的是可用功率Pavs不是端口实际吸收的功率。我习惯先把Pavs_dbm设为26跑一轮看输出功率离目标还有多远再根据情况上调或下调。如果输入功率给小了Load-Pull结果就会偏向小信号最佳阻抗而不是你要的大信号负载线阻抗这个坑一定要避开。3.3 负载牵引Load Pull设置与扫描参数源牵引跑完基本能锁定一个源阻抗范围。接下来做负载牵引把源阻抗固定到第一轮最优值附近然后在输出端扫描Zload。负载阻抗同样用实部虚部变量扫描。LDMOS在28V供电下最佳负载阻抗通常很低实部常常只有几欧姆虚部可能是几欧姆到十几欧姆。我这次设的初始范围是实部从1Ω到10Ω虚部从-10Ω到10Ω网格11乘11。你可能担心范围太小不够看但这个范围基本能覆盖大多数28V LDMOS的最佳负载区域。如果你想先看一眼全局可以把范围扩到实部0.5Ω到50Ω、虚部-50Ω到50Ω粗扫一遍再回到最佳区域细扫。谐波次数也要设置。模板里通常默认仿真3次谐波对这类AB类功放足够。如果只设1次谐波仿真结果会严重高估功率和效率因为模型里的非线性没有充分激励起来。扫描点数设置上我强烈建议先粗后细第一轮121个点确定大致峰点第二轮把范围缩小到峰点附近加密到15乘15甚至21乘21这样精度高速度也不会太慢。模拟仿真不是越密越好点太多可能一小时都跑不完用业务流程的节奏去管理和控制它。3.4 数据显示与最佳阻抗提取仿真跑完模板自带的数据显示窗口会画出Smith圆图和等高线。这些等高线的含义要理解清楚等输出功率圆和等效率圆不是同一个圆心你需要找一个折中区域让输出功率不小于目标值同时效率尽量高。ADS数据显示窗口里直接把模板定义的变量比如Pout和PAE拖到Smith Chart上就能看到等高线。等值线数值在每条线旁边有标签中心区域一般对应最优峰值。需要注意的是等值圆的几何中心不一定就是最大功率点因为扫描网格可能不对称所以要靠标签值判断不要想当然取圆心。我这次第一轮Load-Pull的结果最佳负载阻抗在Zload3.2j4.6Ω附近。此时仿真输出功率47.1dBm漏极效率64%。不过这个结果是在初始源阻抗为50Ω的前提下得到的还没收敛。你可能会问为什么最佳负载阻抗这么低因为LDMOS输出是高阻电流源特性工作电压只有28V输出功率40W时负载线的等效电阻按理论算大概是V到了膝点电压一半平方除以两倍功率。大概只有几欧姆和仿真吻合。3.5 源牵引/负载牵引迭代两轮的实操记录Load-Pull和源牵引不能各跑一次就完了因为负载阻抗变了之后管子输入端看到的阻抗也会变源阻抗和负载阻抗其实是互相耦合的。正确做法是迭代两到三次。我记录的实操过程是这样的第一轮在源端设Zsource50Ω做负载牵引得到粗略最优负载阻抗Zload13.2j4.6Ω。然后把负载固定到Zload1做源牵引得到最优源阻抗Zsource12.8j1.5Ω。第二轮把源端固定到Zsource1重新做负载牵引这次得到Zload23.6j5.1Ω输出功率47.3dBm效率67%。第三轮再固定Zload2做一次源牵引源阻抗只发生了很小的偏移基本稳定在2.9j1.4Ω所以最终确定设计值源阻抗Zsource_opt 2.9 j1.4Ω负载阻抗Zload_opt 3.6 j5.1Ω有人会问我用的是虚拟仪器还是硬件测试这里说的是ADS仿真Load-Pull。如果你有机械调谐器实测也会得到类似规律。仿真迭代能帮你在投板前就锁定最优阻抗极大降低实物调试时间。当然模型和实物的差距后面必须用版图仿真和实物测试去修正这部分我放到第五节细说。4. 匹配网络设计与联合仿真4.1 把最佳阻抗变成实际匹配电路拿到Zload_opt3.6j5.1Ω之后输出匹配网络的任务非常明确把晶体管的这个低阻抗变换到50Ω负载同时在目标频段内保持带宽和低损耗。最直接的方案是多级微带匹配网络。为什么不用单个L型网络因为从几欧姆变换到50欧姆阻抗变换比超过10倍单节网络的带宽太窄Q值太高实际做出来频带内性能会很差。工程上常用两节甚至三节微带线来完成渐进过渡。我这次用两节加一个并联短截线。具体设计时我先在ADS里用理想传输线TLIN和理想短截线搭一个初始拓扑然后设置优化目标输出端口的S22在920MHz到960MHz内尽量小于-15dB同时在HBSim里监控输出功率和效率。优化完成后再把理想传输线换成微带线模型MLIN、MLSC因为微带线有色散和端接不连续效应特性会和理想线略有差异。板子参数用前面说的RO4350B0.762mm板厚940MHz时50Ω微带线宽大概1.65mm四分之一波长大概45mm。实际匹配线长度通常在十几毫米到二十几毫米这个量级太长说明拓扑效率低太短又可能耦合到邻近走线。我在工程文件里保留了最终微带线尺寸你打开可以直接看到。4.2 输入匹配与增益补偿输入匹配相对输出匹配要简单一些因为源阻抗是功率管栅极看到的阻抗通常也是几欧级别的低阻抗。输入匹配目标是让信号源在50Ω系统下尽可能把功率传给管子同时不能引入太多损耗。我把源阻抗固定到Zsource_opt然后用同样的方法设计输入匹配网络。但是输入匹配有一个额外考量增益平坦度。LDMOS的增益随频率升高会下降尤其是宽带应用时低频端增益高高频端增益低。如果你只在单频点做匹配带宽内的增益差可能达到2dB以上。常见补偿方法是让输入匹配网络在频带高频端驻波更理想一点牺牲一点低频端的反射换取整体增益平坦。另外输入端通常会加一个稳定电阻网络。我是在栅极引线上串联一个很小的电阻比如2到5欧姆再与电容并联到地这样可以在不严重损失高频增益的情况下衰减低频段的不稳定风险。具体阻值要通过稳定性仿真来确定不是拍脑袋定的。4.3 稳定性设计与偏置电路净化稳定性是大功率放大器的生死线。你辛辛苦苦把匹配调到完美结果板子一上电就自激前功尽弃。LDMOS的低频增益非常高尤其在工作频段以下很容易振荡必须保证在所有频率范围内稳定因子K1。我在ADS里用S参数仿真查看稳定因子频率范围从100kHz到几GHz。如果低频不稳定首先要检查偏置网络是不是在低频形成了谐振回路。偏置馈电的λ/4线在低频段其实就是一根低阻线如果旁边没有足够的低频去耦供电线上的阻抗和管子栅源电容会形成振荡点。我的做法是栅极和漏极偏置都加多级RC和LC去耦尤其是栅极偏置串一个磁珠模型或者高频扼流圈再并联几级电容把低频阻抗压得非常低。稳定电阻的方案也要验证。我习惯在输入匹配和栅极之间串一个5到10欧姆的电阻并在电阻两端并联一个小电感来提升高频传输但这种做法会损失增益能不用就不用。另一种常用方案是动态稳定在栅极加并联RC串联网络电容取值几十pF到几百pF电阻几欧姆到几十欧姆这样只压低频增益不动高频。仿真时你要扫不同阻值看K因子和增益的trade-off。偏置电路的射频隔离也必须重视。漏极λ/4馈线的末端如果不加旁路电容射频会顺着供电线漏出去不仅损失效率还会造成板上其他电路的干扰。旁路电容不要只用一个容值我会并100pF、10nF、100nF三个电容自谐振频率互为补充。4.4 版图仿真与实物落差控制原理图仿真通过后把微带匹配网络转移到ADS Layout里用Momentum做电磁仿真。很多人不理解为什么原理图仿真好好的版图仿真之后效率掉了好几个点。原因很简单微带线之间有耦合拐角有不连续效应T型接头有寄生电容过孔有电感。如果你的PCB布局比较紧凑输出匹配线和偏置线之间的耦合会让最终阻抗偏移。Layout阶段我建议注意几件事。第一输出匹配线和高阻抗偏置线距离要足够远至少拉开3到5倍线宽否则耦合不可忽视。第二LDMOS的源极散热焊盘接地要做大量过孔阵列源极接地电感每增加0.1nH增益可能掉0.2dB以上。第三滤波和大信号地要分开避免输出功率通过地平面回灌到输入端。Momentum仿真时端口设置要正确。晶体管端口在Layout里通常是内部端口要用Internal Port或者通过一个很小的微带线段引到边缘。仿真带宽设置比工作频段宽一些比如从500MHz到2GHz这样能看出谐波频点的阻抗特性。版图仿真后回到原理图把Momentum生成的S参数元件替换掉理想微带线再跑一次HBSim你会看到输出功率和效率通常比原理图略低这个差值就是寄生效应和电磁损耗的代价。最终设计值如果效率还能保持在60%左右板子回来就不用太慌。5. 常见问题与避坑记录5.1 仿真不收敛或者功率上不起来Load-Pull仿真是基于Harmonic Balance的最常见的报错就是仿真不收敛。我遇到过的原因主要有几种第一种是输入功率设得太低晶体管几乎工作在A类小信号区模型非线性迭代不充分扫描出来的最佳阻抗毫无参考价值。解决办法是把Pavs_dbm提到至少26dBm甚至更高确认输出功率能接近目标值。第二种是扫描范围太极端比如负载阻抗实部扫到0.1Ω或者100Ω某些点让管子进入了不稳定区或者数值极端区HB迭代发散。解决方法是把扫描范围限制在合理区间粗扫时也不要扫到太离谱的边界。第三种是模型本身的问题。有些第三方模型数值特性不好在特定偏置点收敛困难。你可以适当放宽HB控制器的收敛容差或者改用fs/conv辅助参数。如果还是不行换一个工作点或者检查模型版本。另外输出功率上不去的另一个常见原因是谐波次数设太低。至少三次谐波是底线如果只到二次负载阻抗对波形整形的影响会算不准功率和效率都会偏高。实际上越高次谐波越接近真实但计算时间也成倍增加。5.2 等值线乱飞中心点偏移严重如果你跑完Load-PullSmith图上的等高线形状完全不规则峰值跑到扫描区域边缘甚至同一个区域内出现多个峰值大概率是扫描范围和网格密度出了问题。峰值跑到边缘说明最佳阻抗不在你预设的扫描范围里需要扩大扫描范围重跑。多个峰值一般是网格太粗等高线插值算法把噪声当成峰了加密网格就能解决。还有一个隐蔽问题源牵引和负载牵引的先后顺序搞反了。有些人在源端还是50Ω的时候就直接扫负载得到的最佳负载实际上是源端失配状态下的最佳值和实际应用场景不吻合。所以一定要按前文说的迭代流程至少把源端固定到第一轮最优值后再精细化负载牵引。如果数据面板上的等高线显示不出来先检查变量名和数据标签是否匹配。ADS模板默认的显示控件绑定的是Pout和PAE你改了变量名之后要重新拖拽变量到图表里。这个坑很基础但隔三差五就有人踩。5.3 从仿真到实物效率总少35个百分点这是最让新手挫败的问题原理图仿真效率67%版图仿真效率63%实物一测只有58%到59%怎么都上不去。除了仿真本身的乐观因素实物层面还有几个容易被忽略的地方。第一偏置电路的旁路电容谐振。板材上的分立电容都有自谐振频率如果选型不当在900MHz附近可能已经不是纯电容了。一定要看电容的S参数模型或厂家文档选择自谐振频率高于工作频段的型号比如100pF的C0G电容在900MHz通常没问题。第二输出匹配网络的微带损耗。普通FR4板材损耗角正切太大在900MHz下微带线损耗不容小觑尤其是高阻抗细线损耗更大。所以我前面坚持用RO4350B。如果你只能用FR4那效率再低两个点就是预算内的损失。第三源极接地电感。这是LDMOS最敏感的参数我在工作中反复吃过亏。源极焊盘下面的地孔如果不够多、不够近源极接地电感增加会导致增益下降、效率恶化、甚至不稳定。实物调试时如果效率比仿真低很多先检查地孔阵列不要一上来就动匹配网络。另外散热也很关键。LDMOS的热阻在功耗增大时会让芯片结温升高模型里热节点如果没设置好仿真结果和实物在持续大信号下的输出会明显拉偏。测试时最好用脉冲信号或降低功率先验证不要一上来就长时间满功率烧。5.4 工程文件怎么用才能快速复现最后说工程文件。我打包的工程里包含三个核心文件主原理图PA_40W_LoadPull、匹配网络原理图PA_40W_Matched、以及数据显示面板PA_40W_Results。下载解压后放进你自己的ADS工作路径用ADS2023打开.aia项目文件即可。打开工程后如果模型库路径失效原理图里晶体管会显示为问号。这时去DesignKit/Foundry菜单重新添加模型库路径指向工程目录下的models文件夹。所有关键变量都在原理图的VAR控件里你不改任何元件就能直接复现仿真。扫描网格我故意设成11乘11是为了普通配置电脑也能在几分钟内跑完精度虽然够用但不算极致。你要做严肃设计建议把加密扫描参数打开跑一轮15乘15或者21乘21的精细结果。工程文件里的最终匹配网络是用微带线实现的对应RO4350B板材参数。如果你用的是FR4或者其他板材线宽和线长都需要用LineCalc重新计算。千万不要直接抄尺寸不同板材的介电常数差了快一倍抄过去性能完全不对。最后再说一句做功率放大器仿真永远是辅助实物调试才是最终裁判。Load-Pull给你的是设计起点和方向真正落地还是需要把测试夹具、散热、地回路这些工程细节做扎实。这篇流程跑通之后你换任何型号的LDMOS或者GaN管子思路都是通用的。