1. 为什么Bandgap值得单独开一篇来讲模拟电路里有一类模块平时不显山不露水但一旦它出问题整个芯片就像地基塌了的楼——所有依赖“绝对精度”的指标全部崩盘。Bandgap带隙基准源就是这样一个东西。它干的事情说起来很简单输出一个几乎不随温度变化、也不随电源电压变化的直流电压通常是1.2V左右给ADC、DAC、LDO、比较器、振荡器这些模块当“尺子”用。但这把尺子要做到“冬暖夏凉都不变”背后涉及的正温度系数PTAT与负温度系数CTAT的加权求和、运放失调的消除、噪声的滤除、启动电路的可靠性每一个点都能单独写一篇。我做了十多年模拟设计带隙基准是我见过“教科书讲得最漂亮、实际流片最容易翻车”的模块之一。教科书告诉你两个三极管VBE之差乘个电阻比就得到PTAT电流再和VBE加权就得到零温度系数。但真到版图上一个运放失调就能让输出偏差几十毫伏一个电阻失配就能让温漂曲线从抛物线变成单调斜线。所以这篇不打算复述教科书而是把基本原理和架构选取这两件事拆开揉碎讲清楚每个架构为什么长那样、什么场景该选哪个、选错了会付出什么代价。这篇文章适合谁看如果你正在做模拟IC设计需要给一个芯片选基准源架构或者你刚入行看了一堆论文但不知道实际项目里怎么权衡那这篇就是写给你的。如果你只是想搞明白“带隙”两个字到底指什么我也会用生活化的类比把它讲透。全文会围绕基本原理、架构分类、选型逻辑、实操细节和踩坑经验展开尽量做到你看完能直接拿去和团队讨论方案。2. 带隙基准的基本原理拆解2.1 从“带隙”两个字说起硅的物理底牌“Bandgap”直译是“能带间隙”指半导体材料价带和导带之间的能量差。硅在0K时的带隙约1.12eV外推到0K的线性近似下这个值对应约1.2V的电压。为什么基准电压偏偏是1.2V左右因为双极型晶体管的基极-发射极电压VBE在绝对零度附近外推其值趋近于硅的带隙电压。换句话说带隙基准的核心思想是利用硅材料本身的物理常数构造一个与温度无关的参考电压。这里有个容易混淆的点带隙基准输出的1.2V并不是“硅的带隙电压直接引出来”而是通过电路手段把VBE的负温度特性和一个正温度特性量按特定比例相加使得总和在某个温度附近斜率为零。这个“相加”的过程才是电路设计的精髓。生活化类比你有一杯热水负温度系数温度越高电压越低和一杯冷水正温度系数温度越高电压越高你要调出一杯“温度不随环境变化”的水。你不能只靠一杯必须按比例混合。带隙基准就是精确控制这个混合比例。2.2 负温度系数从哪来VBE的温度特性双极型晶体管在集电极电流IC固定时VBE随温度升高而降低典型斜率约-1.5mV/°C到-2mV/°C。这个负温度系数来自载流子浓度随温度的变化。具体表达式VBE VG0 - (VG0 - VBE0) * (T/T0) - (η - m) * (kT/q) * ln(T/T0)其中VG0是0K时的带隙电压η和m是与工艺相关的常数。对温度求导在室温附近得到约-1.6mV/°C。这个值本身不够“直”因为对数项的存在让它有轻微非线性但在大多数应用里可以近似为线性。关键点VBE的负温度系数是天然的、免费的但它的绝对值随工艺角变化很大。不同批次、不同晶圆、不同位置VBE可能差几十毫伏。所以你不能直接拿VBE当基准必须用差分对消掉绝对偏差。2.3 正温度系数从哪来ΔVBE的妙用两个同类型三极管如果集电极电流密度不同比如一个电流是另一个的8倍面积是另一个的8倍它们的VBE之差ΔVBE就是一个纯正温度系数的量ΔVBE (kT/q) * ln(N)其中N是电流密度比k是玻尔兹曼常数q是电子电荷T是绝对温度。对温度求导ΔVBE/T ≈ 0.087mV/°C当N8时。这个正温度系数非常稳定因为它只依赖物理常数和比值N不依赖绝对工艺参数。这就是带隙基准最漂亮的地方ΔVBE的正温度系数由两个三极管的面积比和电流比决定而这两个比值在版图上可以做得非常精确匹配精度0.1%以内。所以PTAT量天生比CTAT量更“干净”。2.4 加权求和一阶带隙的数学本质把VBE和ΔVBE按比例相加VREF VBE K * ΔVBE对温度求导并令其为零dVREF/dT dVBE/dT K * d(ΔVBE)/dT 0代入典型值-1.6mV/°C K * 0.087mV/°C 0得到K ≈ 18.4。此时VREF ≈ VBE 18.4 * ΔVBE ≈ 0.65V 18.4 * 0.054V ≈ 1.64V不对这里需要重新算。实际上ΔVBE在室温下约54mVN8K取18.4时K*ΔVBE约1.0V加上VBE的0.65V得到约1.65V。但实际带隙输出通常是1.2V左右为什么因为K不能取那么大否则VREF会超过硅的带隙电压导致温度曲线在高温区翘起来。实际设计中K通常取8到10左右让VREF落在1.2V附近此时温度曲线是一个开口向下的抛物线在室温附近斜率为零但在高低温两端各有一个拐点。这就是一阶带隙的典型行为温漂通常在20-50ppm/°C范围内。注意一阶带隙的温漂曲线是抛物线不是直线。如果你在示波器上看到一条单调上升或下降的曲线说明加权比例错了或者运放失调太大。2.5 为什么不能直接堆出零温漂曲率问题一阶带隙的残余温漂来自VBE中的高阶项主要是那个(kT/q)*ln(T/T0)项。它在整个温度范围内不是线性的所以无论你怎么调K都无法让曲线在所有温度点斜率为零。这就是曲率校正要解决的问题。常见方法有利用不同电流密度下VBE的非线性项相减产生一个与T*ln(T)成比例的量再加权进去。利用MOS管亚阈值区的指数特性构造曲率补偿。分段线性补偿在高低温区分别注入补偿电流。曲率校正能把温漂压到5ppm/°C甚至1ppm/°C以下但代价是电路复杂度和测试成本上升。对于大多数消费类芯片一阶带隙的20-50ppm/°C已经够用对于精密测量、医疗仪器才需要上曲率校正。3. 架构选取从简单到复杂怎么选不踩坑3.1 最经典的Kujik电流模架构为什么它成了工业标准Kujik在1973年提出的电流模带隙架构至今仍是工业界最常用的拓扑之一。它的核心思想是不直接相加电压而是先产生一个PTAT电流和一个CTAT电流再把两个电流相加后流过电阻得到基准电压。具体实现运放强制两个节点的电压相等使得两个三极管的VBE差落在电阻R1上产生PTAT电流I_PTAT ΔVBE/R1。同时VBE本身落在另一个支路的电阻上产生CTAT电流。两个电流通过电流镜复制到输出支路流过输出电阻R2得到VREF R2*(I_PTAT I_CTAT)。为什么这个架构好运放的作用是强制两个节点电压相等而不是直接放大VBE差。这样运放的失调只影响PTAT电流的精度不影响CTAT项整体灵敏度降低。输出电压可以通过R2/R1的比值灵活调整不局限于1.2V。你可以输出0.5V、2.0V只要调整电阻比。电源电压可以做得比较低因为电流模架构的节点电压可以压到VBE以下。代价是什么需要运放增加了功耗和面积。运放的失调电压会直接调制PTAT电流导致温漂。典型运放失调1mV对应温漂约10-20ppm/°C。电流镜的失配会引入额外误差需要共源共栅或斩波稳定来抑制。3.2 Banba架构低压场景的救命稻草当电源电压降到1.2V甚至0.9V时传统Kujik架构就吃力了因为VBE本身就有0.7V加上运放的输入共模范围很难在1V以下工作。Banba架构通过电阻分压把VBE按比例缩小使得输出基准可以低于1V。具体做法把VBE通过电阻分压得到αVBEα1同时PTAT电流流过电阻产生正温度系数电压两者相加得到VREF αVBE K*ΔVBE。通过选择α和K可以让VREF落在0.5V到1.0V之间同时保持零温漂。选型建议如果你的芯片电源电压低于1.5V优先考虑Banba架构。但要注意分压电阻的失配会直接放大到输出所以电阻匹配要求比Kujik更高。另外α*VBE的绝对值变小了运放失调的相对影响会变大需要更仔细地设计运放。3.3 亚阈值MOS架构低功耗场景的取舍有些应用对功耗极其敏感比如植入式医疗、无线传感器节点整个芯片的静态电流可能只有几百纳安。这时候双极型晶体管虽然也能做但偏置电流太小会导致β下降、匹配变差。亚阈值MOS管在弱反型区工作时其栅源电压VGS也呈现负温度系数而两个不同宽长比MOS管的VGS之差呈现正温度系数可以构造出类似双极型的带隙基准。优势功耗可以做到纳安级面积小不需要双极型器件纯CMOS工艺也能做。劣势亚阈值区的匹配性远不如双极型温漂通常只能做到50-100ppm/°C而且对工艺角非常敏感。另外亚阈值MOS的噪声比双极型大不适合高精度应用。我的经验如果功耗预算在1μA以上优先用双极型只有在功耗低于100nA且精度要求不苛刻时才考虑亚阈值MOS。而且一定要做trim否则良率很难看。3.4 曲率校正架构什么时候值得上曲率校正不是一种独立架构而是在上述架构基础上增加补偿电路。常见的有VBE线性化补偿利用不同电流密度下VBE的差值提取出非线性项。分段补偿在低温区和高温区分别注入补偿电流把抛物线拉平。二阶温度补偿用MOS管亚阈值电流的指数特性抵消VBE的对数项。选型逻辑先问自己三个问题。第一温漂指标要求是多少如果大于20ppm/°C一阶够了。第二测试成本能接受吗曲率校正通常需要多点trim测试时间翻倍。第三面积和功耗有富余吗补偿电路至少增加20%的面积和功耗。我个人的经验是消费类芯片用一阶Kujik工业类用一阶加简单trim精密测量才上曲率校正。不要为了“看起来高级”而堆电路每多一个管子就多一个噪声源和失配源。3.5 架构对比速查表架构类型典型温漂最小电源电压静态电流面积适用场景Kujik电流模20-50ppm/°C1.2V10-100μA中通用模拟芯片Banba低压30-60ppm/°C0.9V5-50μA中低压数字辅助模拟亚阈值MOS50-100ppm/°C0.8V10nA-1μA小超低功耗传感器曲率校正1-10ppm/°C1.5V50-500μA大精密测量、医疗斩波稳定5-20ppm/°C1.2V20-200μA中大高精度、低失调提示表中的温漂是典型值实际取决于工艺、版图和trim策略。不要拿这个表当规格书它只是帮你缩小选择范围。4. 实操要点从原理图到版图的那些坑4.1 运放设计失调和噪声是头号敌人带隙基准里的运放不需要高增益带宽但需要低失调和低噪声。失调直接调制PTAT电流噪声则通过电流镜和电阻进入输出。我见过一个项目运放增益做到80dB但失调没控制好流片后温漂曲线整体偏移了30mV良率直接掉到60%。实操建议运放输入对管面积取大比如W/L100/10用共 centroid 版图。使用斩波稳定或自动调零来消除失调但要注意斩波频率不能落在基准输出的带宽内。运放输出端加RC滤波截止频率设在1kHz以下滤掉高频噪声。偏置电流不要太小至少1μA否则失调和噪声都会恶化。4.2 三极管匹配版图决定成败ΔVBE的精度取决于两个三极管的面积比和电流比。面积比在版图上要做到精确匹配必须遵循以下原则使用单位三极管阵列比如1个和8个而不是直接画1x和8x。采用共 centroid 布局让两个管子共享相同的温度和应力梯度。周围加dummy管保证边缘管子的环境一致。电流镜的管子也要匹配否则电流比失配会直接转化为ΔVBE误差。一个真实案例某项目为了省面积把1x和8x三极管并排放在一起结果温漂曲线在晶圆边缘的芯片上全部超标。后来改成3x3阵列中间放1x周围8个并联良率从70%提升到95%。4.3 电阻选型类型和匹配同样重要带隙基准里的电阻承担了电流-电压转换和比例设定的任务。电阻的绝对值随温度变化但比值可以做得比较准。所以设计时要让关键比例依赖电阻比值而不是绝对值。选型建议优先用同类型电阻比如多晶硅电阻温度系数一致。电阻宽度取大减少边缘效应和失配。采用交叉指状布局提高匹配。避免用扩散电阻它的电压系数和温度系数都比较大。4.4 启动电路不启动等于没做带隙基准有两个简并工作点零电流点和正常工作点。如果没有启动电路电路可能稳定在零电流状态输出为零。启动电路的作用是在上电时注入一股电流把电路推离零电流点。常见启动电路用一个PMOS检测输出节点当输出低于阈值时导通注入启动电流。用一个电容耦合瞬态电流上电时触发。用二极管连接的MOS做钳位防止节点浮空。坑点启动电路本身不能引入额外温漂所以启动完成后要完全关断。我见过一个设计启动管没有完全关断漏电流随温度变化导致高温时输出偏移。解决办法是加一个反馈环路确保启动管在正常工作时栅极电压被拉到电源轨。4.5 噪声滤除电容不能随便加带隙输出的噪声主要来自运放、电流镜和电阻。在输出端加电容可以滤除高频噪声但要注意电容太大会影响启动时间上电后需要很长时间才能稳定。电容和输出电阻形成极点可能影响环路稳定性。如果基准要驱动开关电容负载输出电容要足够大以吸收电荷注入。我的做法输出端加一个RC滤波R取10kΩC取10pF截止频率约1.6MHz。然后在基准输出和负载之间加一个源跟随器或缓冲器隔离负载效应。5. 常见问题与排查技巧实录5.1 温漂曲线整体偏移先查运放失调如果你测出来温漂曲线形状对但整体偏高或偏低几十毫伏大概率是运放失调。排查步骤在室温下测运放两个输入端的电压差如果大于1mV就是失调问题。检查运放输入对管的版图匹配是否共centroid是否有dummy。如果用了斩波检查斩波开关的电荷注入是否对称。临时在运放输入端加一个可调电压源扫描失调看输出是否线性变化。5.2 温漂曲线是单调斜线加权比例错了如果曲线从低温到高温单调上升或下降说明PTAT和CTAT的加权比例不对。可能原因电阻比值算错了比如把R2/R1搞反。三极管面积比不是设计值比如版图上1x和8x画错了。电流镜失配导致PTAT电流偏离设计值。快速定位在室温下测ΔVBE和设计值对比。如果ΔVBE偏差超过5%就是三极管或电流镜问题。5.3 输出噪声大检查电流镜和电阻带隙输出的低频噪声主要来自运放和电流镜。如果噪声明显大于仿真值检查电流镜管子的面积是否太小闪烁噪声与面积成反比。电阻是否用了高阻值热噪声与电阻值成正比。运放的偏置电流是否太小导致gm偏低噪声贡献变大。是否有数字信号耦合到基准输出检查版图上的隔离和屏蔽。5.4 启动失败零电流点太稳如果上电后输出一直是零说明启动电路没起作用。排查启动管的阈值电压是否太高导致上电时无法导通。启动电流是否太小无法把电路推离零电流点。启动电路是否被其他模块拉死比如被数字复位信号钳位。仿真时是否用了错误的初始条件导致仿真收敛到零电流点。经验启动电路一定要做蒙特卡洛仿真覆盖慢工艺角、低温和低电源电压。我见过一个设计在典型条件下启动正常但在慢工艺角下启动时间超过10ms系统等不及就复位了。5.5 常见问题速查表现象可能原因排查方法解决措施温漂曲线整体偏移运放失调测输入端电压差加大输入对管面积加斩波温漂曲线单调斜加权比例错测ΔVBE和电阻比重新计算K值检查版图输出噪声大电流镜/电阻噪声测噪声谱密度加大管子面积降低电阻值启动失败启动电路失效蒙特卡洛仿真加大启动电流加反馈关断高温输出偏移启动管漏电测高温漏电流确保启动管完全关断良率低版图匹配差查共centroid和dummy重新布局加dummy注意以上排查顺序建议从简单到复杂。先测电压、电流这些直流量再看噪声和瞬态。不要一上来就怀疑工艺大多数问题都是设计或版图引起的。6. 架构选取的决策流程与个人经验6.1 从规格到架构的决策树拿到一个基准源需求我通常按以下顺序决策电源电压低于1.2V吗是考虑Banba或亚阈值MOS否进入下一步。温漂要求大于20ppm/°C吗是一阶Kujik否考虑曲率校正。功耗预算低于1μA吗是亚阈值MOS否进入下一步。面积预算有富余吗否选简单架构是考虑斩波或曲率校正。测试成本能接受多点trim吗否选trim点少的架构是选精度高的。这个决策树不是绝对的但能帮你快速排除不合适的选项。比如一个芯片电源1.8V、温漂要求10ppm/°C、功耗100μA、面积不限那答案很明确Kujik加曲率校正加斩波。6.2 我踩过的三个坑第一个坑迷信仿真忽略版图。早期做一个Kujik带隙仿真温漂5ppm/°C流片后测出来50ppm/°C。查了三个月发现是三极管阵列没有共centroid导致热梯度引入误差。后来重新布局温漂回到8ppm/°C。教训仿真用的是理想匹配版图才是真实世界。第二个坑启动电路省面积。为了省两个管子用了一个极简启动电路结果在慢工艺角下启动时间超过20ms。系统上电后等10ms就开始工作基准还没稳定导致ADC输出乱码。后来加了启动完成标志系统等标志置位后再启动。教训启动电路不能省而且要仿真所有工艺角。第三个坑trim策略没规划。第一版没有预留trim流片后温漂超标只能改版。第二版加了trim但trim步长太大最小步进对应5ppm/°C调不到最优。第三版重新设计trim网络步进做到1ppm/°C良率大幅提升。教训trim要在第一版就规划好步长和范围都要算清楚。6.3 一个可复现的Kujik带隙设计示例假设你要设计一个1.2V输出、温漂小于30ppm/°C、电源1.8V、功耗50μA的带隙基准。以下是一个可参考的设计流程第一步确定三极管面积比和电流比。选N8即一个1x管和一个8x管。电流镜比例1:1所以电流密度比就是8。第二步计算ΔVBE。室温下ΔVBE (kT/q)*ln(8) ≈ 25.85mV * 2.079 ≈ 53.7mV。第三步计算PTAT电流。选R15.3kΩ则I_PTAT 53.7mV / 5.3kΩ ≈ 10.1μA。第四步计算CTAT电流。VBE约0.65V选R365kΩ则I_CTAT 0.65V / 65kΩ 10μA。第五步计算输出电阻。总电流约20.1μA要输出1.2V则R2 1.2V / 20.1μA ≈ 59.7kΩ。第六步验证温度系数。PTAT电流的温度系数是0.33%/°CCTAT电流的温度系数是-0.3%/°C两者相加后总电流的温度系数接近零。输出电阻的温度系数会引入残余温漂所以要用低温度系数的电阻比如多晶硅电阻。第七步设计运放。增益60dB失调小于1mV带宽1MHz相位裕度60度。输入对管用PMOS面积100/10共centroid布局。第八步设计启动电路。用一个PMOS检测输出节点当输出低于0.5V时导通注入5μA启动电流。正常工作时输出高于1V启动管栅极被拉到电源完全关断。第九步版图布局。三极管阵列3x3中间1x周围8个并联。电阻用交叉指状运放输入对管共centroid。所有关键节点加dummy。第十步仿真验证。DC扫描温度从-40°C到125°C测输出曲线。蒙特卡洛跑200次看温漂分布。瞬态仿真上电过程测启动时间。这个流程不是唯一的但每一步都有明确的物理意义。你可以根据实际工艺调整参数但逻辑不变。6.4 关于曲率校正的一个实用技巧如果你决定上曲率校正但又不想增加太多复杂度可以试试利用电阻的温度系数做补偿。某些工艺提供正温度系数和负温度系数的电阻你可以用两种电阻串联让它们的温度系数部分抵消从而改变PTAT项的温度斜率。这种方法不需要额外电路只需要在版图上多画一种电阻。缺点是补偿精度有限通常只能把温漂从30ppm/°C降到15ppm/°C左右。但对于很多应用来说这已经够了。具体做法假设你有一种正温度系数电阻100ppm/°C和一种负温度系数电阻-100ppm/°C把它们按1:1串联总温度系数接近零。然后调整这个串联电阻在PTAT支路中的比例就可以微调PTAT项的温度斜率。这个方法我在一个工业级芯片上用过把温漂从28ppm/°C压到12ppm/°C没有增加任何有源器件。6.5 测试与trim的实操细节带隙基准的测试通常包括室温输出电压、温漂曲线、电源抑制比、噪声、启动时间。其中温漂测试最耗时因为要在高低温箱里扫温度。trim策略室温trim只调输出电压绝对值不调温漂。两点trim在低温和高温各测一次调PTAT和CTAT的比例。多点trim在多个温度点测拟合曲线调曲率校正。我的建议如果温漂要求小于20ppm/°C至少做两点trim。如果小于10ppm/°C做三点或四点trim。trim网络用熔丝或EEPROM步长根据精度要求定。比如要调到1ppm/°Ctrim步长要小于0.5ppm/°C。提示trim会增加测试成本但能大幅提升良率。算一笔账如果trim能把良率从70%提到95%即使测试时间翻倍总成本也是下降的。7. 写在最后一些零散但有用的经验带隙基准这个模块说难不难说简单也不简单。它的基本原理几十年前就定型了但实际设计中的坑层出不穷。我个人的体会是原理决定下限版图决定上限trim决定良率。三者缺一不可。如果你刚开始做带隙建议从Kujik架构入手先把一阶带隙做稳再考虑曲率校正。不要一上来就追求1ppm/°C那需要大量的仿真、版图和测试迭代。先把20ppm/°C做出来流片验证积累经验再逐步提升。另外多看看工艺厂提供的带隙IP分析他们的架构和版图。虽然你不能直接抄但能学到很多工程上的取舍。比如为什么他们用某种电阻而不用另一种为什么运放的输入对管画成那个形状为什么启动电路要加反馈。这些细节教科书不会讲但实际项目中至关重要。最后分享一个小技巧在带隙输出端加一个简单的RC滤波R用多晶硅电阻C用MOS电容截止频率设在100kHz左右。这个滤波对低频噪声没用但能滤掉数字电路耦合过来的高频干扰。我试过在几个项目里加这个滤波基准输出的毛刺明显减少ADC的SNR提升了2-3dB。成本几乎为零效果立竿见影。