简介这份PDF是西安电子科技大学微电子学与固体电子学专业的博士学位论文聚焦高性能sigma-delta ADC的系统建模、电路设计与芯片实现面向微电子、模拟集成电路方向的研究生、工程师与科研人员帮助读者系统掌握过采样与噪声整形机制下的ADC设计方法。全文围绕MATLAB系统建模与仿真、运放有限增益与带宽、时钟抖动、kT/C噪声等非理想因素的量化分析展开并分别给出4阶单环1位调制器实测15.31位精度、93.9dB动态范围与面向WLAN的改进型低失真MASH 2-2多位级联结构SNDR峰值80.9dB两套完整设计案例涵盖数字抽取滤波器多级实现、DWA数字校正与版图布局等关键环节。资源包共1个PDF文件约5.44MB内容完整、结构清晰适合按章节精读。目前已有261人学习可作为sigma-delta ADC方向系统入门与工程实践的重要参考。1. 从一次流片翻车说起这套 sigma-delta ADC 方案到底解决什么问题做模拟 IC 的人大多有过类似的经历MATLAB 里跑出来的调制器 SNDR 漂亮得能写进汇报 PPT流片回来一测有效位数掉了三四位频谱上还冒出一堆说不清来源的杂波。问题往往不在某一个电路而在系统建模、非理想因素量化、数字抽取滤波器、版图隔离这几件事没有串成一条线。这份方案围绕高性能 sigma-delta ADC 的完整设计流程展开核心是两套可对照的调制器实现一套 4 阶单环 1 位结构面向 640kHz 带宽、15 位以上精度的高线性场景一套前馈 MASH 2-2 多位 4b 4b 级联结构面向 WLAN 这类需要更宽带宽的应用。它适合正在做模数转换器方向毕设、课设的学生也适合需要一份从系统指标一路推到版图与测试的交付方案的从业者。下面按需求、架构、模块实现、避坑、验收的顺序把这条链路拆开。2. 需求与指标分解从应用场景倒推调制器阶数、过采样率与工艺节点2.1 先定应用再定指标sigma-delta ADC 的指标不是拍脑袋定的是从应用倒推的。数字音频、ISDN、数字电话这类场景要的是高信噪比和低失真带宽不高单环高阶结构天然合适WLAN 基带要的是 MHz 级带宽加十几位有效精度单环结构在速度上吃力就得走级联多位的路子。方案里两套设计正好对应这两类需求这也是我建议读者先想清楚的一点你的项目到底是「高精度窄带」还是「中精度宽带」这个判断直接决定后面所有参数。以 4 阶单环 1 位那套为例目标带宽 640kHz过采样率取 64时钟频率就是 81.92MHz输出速率 1.28MHz。过采样率的选择是个折中OSR 越高带内量化噪声压得越低但时钟频率和运放带宽要求同步上升功耗跟着涨。64 这个值在 0.18µm 工艺下是能落地的再往上运放就难做了。精度目标 15 位以上对应动态范围 90dB 以上实测做到 93.9dB、15.31 位说明指标分解是留了余量的。2.2 阶数与结构选型的量化依据阶数由噪声整形能力决定。1 位量化器加 4 阶环路带内量化噪声大致按 (2n1)×20dB/dec 的斜率被压低配合 OSR64理论 SNR 足够覆盖 15 位。为什么用 1 位量化器而不是多位因为 1 位 DAC 是固有线性的反馈路径不引入失配误差在线性度要求高的场合这是最省心的选择。代价是稳定性要靠前馈因子和积分器增益因子仔细调高阶单环是条件稳定的必须靠仿真验证。级联那套则反过来MASH 2-2 每级都是低阶天然稳定但多位量化器带来的 4 位 DAC 非线性必须处理所以引入了 DWA 动态元件匹配。采样频率 160MHz输入 -6dBFS1.25MHz峰值 SNDR 80.9dBSFDR 87dBENOB 13.15 位。两套结构的指标对照可以整理成下面这张表做方案时直接拿来当指标分解的模板指标项4 阶单环 1 位前馈 MASH 2-2 4b 4b工艺0.18µm CMOS0.18µm CMOS电源电压1.8V 全差分1.8V过采样率64—采样/时钟频率81.92MHz160MHz信号带宽640kHz1.25MHz 输入动态范围93.9dB—峰值 SNDR—80.9dBSFDR—87dBENOB15.31 位13.15 位功耗56mW—芯片面积1mm×2mm—提示指标表里空着的格子不是遗漏是原文没给。做自己的方案时每个格子都要有来源——要么是仿真预测要么是实测别留「大概」「差不多」。2.3 工艺节点与面积功耗预算0.18µm 混合信号 CMOS 是这套方案的落脚点。选它不是因为先进而是因为在这个节点上1.8V 电源、标准电容匹配度、开关电容电路的电荷注入控制都还在可控范围同时数字抽取滤波器的面积功耗也不至于失控。面积 1mm×2mm、功耗 56mW 这个量级意味着模拟调制器和数字滤波器大致各占一半做 floorplan 时就要提前把数字部分的时钟树和模拟部分的敏感节点分开。这一步如果等到版图阶段才想基本就是返工。3. 系统级建模用 MATLAB 把 STF/NTF、系数和非理想因素一次算清3.1 从传递函数到系数求解系统建模的第一步是把信号传递函数 STF 和噪声传递函数 NTF 定下来。对单环前馈结构NTF 通常取 (1-z⁻¹)ⁿ 形式再乘一个增益因子保证带内噪声被整形、带外增益受控。系数求解的顺序是先由 OSR 和精度要求定 NTF 的阶数和带外增益再用 MATLAB 的滤波器设计函数反推前馈因子、反馈因子和积分器增益因子。这一步的关键是别把系数当成纯数学结果每个系数后面都对应一个电容比或运放增益数值太极端就实现不了。下面是一段典型的建模骨架用来生成 NTF 并做初步的带内噪声积分% 4阶单环1位 sigma-delta 调制器系统建模骨架 OSR 64; % 过采样率 fs 81.92e6; % 采样时钟 BW fs/(2*OSR); % 信号带宽 640kHz order 4; % 环路阶数 % 构造 NTF(1-z^-1)^order带外增益用 k 控制 k 1.5; % 带外增益系数过大易不稳定 ntf (1 - z^-1)^order / k; % 实际实现时需归一化 % 带内量化噪声功率积分示意 f linspace(0, BW, 4096); z exp(1j*2*pi*f/fs); ntf_val abs((1 - z.^-1).^order / k).^2; qnoise_inband trapz(f, ntf_val) * (1/12) * (2/fs); snr_theory 10*log10(0.5 / qnoise_inband);这段代码的用途不是直接出最终结果而是快速判断「这个阶数和 OSR 组合理论上够不够 15 位」。k是带外增益调大能压带内噪声但稳定性变差调小则相反实际项目里我一般从 1.4 到 1.6 之间扫一遍看哪组系数在后续非理想仿真里还能站住。trapz那行做的是带内噪声功率的数值积分1/12是均匀量化噪声方差2/fs是双边谱密度折算这几个常数别写错写错了后面全盘皆输。3.2 非理想因素的量化注入系统仿真真正有价值的地方是把运放有限直流增益、有限单位增益带宽、摆率、输出摆幅限制、开关非线性、时钟抖动、采样电容 kT/C 噪声这些非理想项逐个注入模型看每一项单独把 SNDR 拉低多少再叠加看总余量。做法是在理想模型里给积分器加增益误差和带宽限制给采样开关加导通电阻和电荷注入给时钟加抖动方差。每一项都对应一个可调的物理参数比如运放直流增益从 80dB 降到 60dB看 ENOB 掉多少掉到不能接受的那个点就是电路设计的红线。这一步的血泪经验是别一次性把所有非理想项全打开然后对着一个烂结果发呆。逐项注入、逐项记录做一张敏感度表哪个参数最要命一目了然。通常 kT/C 噪声决定采样电容下限运放带宽决定第一级积分器的电流预算时钟抖动在高速级联结构里影响更明显。这张表就是后面电路设计的输入也是答辩时最能体现工作量的一张图。4. 模拟调制器电路实现开关电容积分器、运放与量化器的落地细节4.1 开关电容积分器与采样电容取值模拟调制器的核心是开关电容积分器。全差分结构、1.8V 单电源第一级积分器的采样电容由 kT/C 噪声定下限带内噪声要远低于量化噪声通常要求 kT/C 贡献的噪声比量化噪声低 6dB 以上。电容取大了噪声小但运放负载重、功耗高取小了噪声压不住这个平衡点要在系统仿真里先算出来再落到电路。开关用互补传输门注意电荷注入和时钟馈通的匹配全差分的好处就是这些误差大部分能以共模形式抵消。积分器增益因子对应电容比前馈路径的系数对应前馈电容反馈 DAC 的电容则决定反馈因子。所有电容比都要按单位电容的整数倍来排匹配才好。单位电容的选择要兼顾匹配精度和面积0.18µm 工艺下通常取几十飞法量级具体值由噪声和匹配两方面的要求取交集。4.2 运放设计直流增益、带宽与摆率的三角约束运放是整个调制器里最耗功耗的模块也是非理想因素最集中的地方。有限直流增益会引入积分器泄漏把噪声整形效果打折扣有限单位增益带宽和摆率则决定建立误差建立不充分直接表现为谐波失真。设计时的顺序一般是先由精度要求定直流增益下限通常 80dB 以上再由时钟频率和建立精度定单位增益带宽一般取时钟频率的数倍最后由大信号阶跃定摆率。三者共同约束尾电流和补偿电容这就是一个典型的三角约束动一个另外两个跟着变。注意运放仿真别只看 AC 增益带宽一定要做瞬态建立仿真看 0.1% 建立时间够不够半个时钟周期。很多翻车都是 AC 指标漂亮、瞬态建立不够。4.3 1 位量化器与反馈 DAC1 位量化器本质是个比较器加锁存器重点是失调和回踢噪声。比较器失调在 1 位结构里表现为直流偏移不直接恶化线性度但会吃掉动态范围回踢噪声会通过输入网络串回积分器要在比较器前加预放大或做输入隔离。反馈 DAC 就是两个参考电压之间的开关1 位结构下它天然线性这也是选 1 位的最主要理由。参考电压的驱动要单独做 buffer保证在反馈瞬间不掉压否则反馈量不准等效于引入了非线性。4.4 多位级联结构里的 DWA 校正级联那套用的是 4 位量化器加 4 位 DACDAC 单元之间的失配会直接产生谐波必须用动态元件匹配压下去。DWA 的思路是把 DAC 单元做成环形指针每个时钟选择一组单元使失配误差在一阶上被平均掉。实现上就是一个指针累加器加译码逻辑数字部分开销很小但效果明显SFDR 能拉回来十几 dB。写 RTL 时注意指针回绕的处理回绕那一拍如果译码出错频谱上会冒出一个固定杂波这种问题在仿真里不容易发现要靠仔细的定向测试用例。// DWA 指针与单元选择简化示意 always (posedge clk or negedge rst_n) begin if (!rst_n) begin ptr 0; end else begin // 指针按当前输入码值步进模 16 回绕 ptr (ptr code_in) % 16; end end // 根据 ptr 和 code_in 生成 16 个单元的选择向量 // 回绕时需保证选择向量连续避免出现固定杂波这段逻辑的关键在% 16的回绕和选择向量的连续性。code_in是 4 位量化输出指针每次步进这么多格选中的单元集合在环上连续滑动。回绕那一拍如果选择向量断成两段失配平均就被破坏所以译码要按「从 ptr 开始连续取 code_in 个」来写而不是简单按位与。这个细节在方案里值得单独标出来因为它是 DWA 从论文走到硅片之间最容易掉链子的地方。5. 数字抽取滤波器与版图多级结构降运算量模拟数字隔离保性能5.1 多级抽取滤波器的分解思路数字抽取滤波器是全数字 CMOS 实现难点在面积和功耗。单级实现的运算量和存储量都大得离谱所以必须分解成多级第一级通常是 CIC 滤波器只做加法不做乘法把采样率大幅降下来中间级用半带滤波器系数对称一半的乘法可以省掉最后一级用补偿滤波器修正通带下垂。分解后的总运算量远小于未分解的单个滤波器这是这套方案里数字部分的核心设计思想。指标上通带波纹小于 0.01dB阻带衰减 80dB过渡带 640kHz 到 740kHz。过渡带这么窄意味着滤波器阶数不会低所以级数分配要算清楚CIC 的级数由阻带衰减定半带滤波器的级数由过渡带和波纹定。每一级的输出位宽要逐级截断截断带来的量化噪声要放在带外别让它落回信号带内。经过抽取后输出采样率降到奈奎斯特频率后续数字信号处理的运算量就下来了。5.2 版图上的模拟数字隔离芯片里模拟和数字共存数字时钟的开关噪声会通过衬底和电源耦合进模拟部分这是版图阶段最要命的问题。常规做法是模拟和数字各自独立的电源地网络在片外单点连接数字部分加去耦电容时钟线远离敏感模拟节点敏感模拟模块加保护环衬底接触要密。调制器的第一级积分器最敏感布局时优先放置数字滤波器放在远端。这些不是可选项是必须项少做一条实测频谱上就可能多出一片杂波。提示版图评审时拿一张 floorplan 图把模拟、数字、时钟、参考缓冲四个区域用不同颜色标出来看有没有交叉。交叉的地方就是风险点。6. 避坑与排查这类项目最容易翻车的五个点6.1 系统仿真漂亮实测 ENOB 掉三位现象是 MATLAB 理想模型 SNDR 达标流片实测有效位数明显偏低。原因通常是仿真里非理想因素注入不全尤其是运放瞬态建立和开关电荷注入这两项被低估。解决办法是把每一项非理想因素单独注入做敏感度表找出贡献最大的那一项回到电路里针对性加余量而不是整体加功耗硬扛。6.2 高阶单环仿真收敛但环路不稳定现象是瞬态仿真跑着跑着输出饱和或者输入幅度稍大就失锁。原因是高阶单环是条件稳定的前馈因子和积分器增益因子给得激进带外增益过高。解决办法是回到 NTF 设计把带外增益系数往保守方向调同时用大信号正弦扫幅度找到稳定输入范围确保实际工作点留足裕量。6.3 多位 DAC 失配导致频谱冒谐波现象是级联结构实测 SFDR 比仿真低一截频谱上出现与输入相关的谐波簇。原因是 4 位 DAC 单元失配没有被 DWA 充分平均常见于指针回绕译码出错或单元选择不连续。解决办法是检查 DWA 译码逻辑的回绕处理用定向测试向量覆盖指针跨越边界的时刻必要时提高 DWA 的阶数或改用其他 DEM 算法。6.4 数字滤波器通带边缘波纹超标现象是通带内靠近 640kHz 处波纹超过 0.01dB或者过渡带不够陡。原因是半带滤波器级数分配不足或者补偿滤波器系数定点化位宽不够。解决办法是重新核算各级滤波器的阶数和位宽定点仿真时把系数量化误差也纳入别只用浮点结果验收。6.5 版图回来数字噪声串进模拟现象是实测频谱上出现与数字时钟同频或分频的杂波输入短路时尤其明显。原因是电源地网络共用、保护环不完整或时钟线走线过长。解决办法是模拟数字电源地分离、片外单点连接敏感模块加保护环时钟线加屏蔽并远离模拟输入去耦电容按模块就近放置。7. 验收与答辩用一张指标对照表和一套测试方案把工作闭环验收这件事我一般分两层做。第一层是仿真验收把系统建模预测的指标、电路前仿结果、版图后仿结果列成三列对照表每一列的差异都要能解释——差异来自哪一项非理想因素加了多少余量写清楚。第二层是实测验收测试方案要提前定好输入信号频率和幅度怎么选采样时钟怎么给频谱怎么测 SNDR、SFDR、DR测试点覆盖哪些 corner。答辩时评委最爱问的就是「你这个 15.31 位是怎么测出来的」答案要落到测试条件和计算方法上而不是一句「仿真也是这个数」。下面这张验收对照表可以直接当模板用验收项仿真预测后仿结果实测结果偏差解释ENOB按 NTF 积分估算含寄生参数15.31 位建立误差与 kT/C 噪声动态范围理论 SNR 加余量略降93.9dB运放增益有限通带波纹浮点滤波器模型定点量化后0.01dB系数量化位宽阻带衰减各级级联计算同上80dBCIC 级数功耗模块预算相加含寄生56mW运放偏置与数字动态功耗答辩技巧上我建议把「非理想因素敏感度表」和「指标对照表」放在最前面讲先让评委看到你知道哪里会出问题、怎么量化、怎么兜底再讲具体电路。测试方案里把输入幅度扫一遍、频率扫一遍的曲线放出来比单点数据有说服力得多。还有一点面积和功耗的分解要能对上账1mm×2mm 和 56mW 这两个数模拟占多少、数字占多少心里要有数被问到不能卡壳。从那以后我每次带这类项目都强制在系统建模阶段就把非理想因素敏感度表和验收对照表建起来边设计边填绝不留到最后补。这两张表填不满说明设计还没闭环别急着送流片。希望帮到你。本文还有配套的精品资源点击获取