简介这份资料汇集清华大学模拟电子技术与数字电子技术两门课程的期末试卷面向高校电子类专业学生及考研备考者用于检验课堂知识掌握程度、熟悉名校命题风格与题型难度。压缩包内共1个doc文档约30KB以文字版试题为主便于打印练习与整理笔记。已有1398人学习下载具备一定的参考热度。从内容预览看数字电子技术部分覆盖触发器波形分析同步RS、主从JK触发器、RAM存储量与字位扩展、74LS136译码器应用、移位寄存器串接判断、门电路电压参数求解、74LS160构成五进制与七进制计数器、多谐振荡器周期与占空比计算以及74LS194配合ROM与CB7520的综合作图题还包含时序电路驱动方程、状态转换图与建立保持时间分析等。试题兼顾基础概念判断与综合设计适合按章节逐题演练对照课堂笔记梳理组合逻辑、时序逻辑与存储器设计的知识脉络查漏补缺。1. 一张数电期末卷的知识地图从触发器波形到 CB7520 输出很多人复习数字电子技术基础习惯从第一章翻起翻到触发器就开始犯困翻到时序分析直接合书。但真正做过一套完整期末卷的人会发现整门课的骨架其实只有一条线触发器怎么翻 → 组合电路怎么算 → 时序电路怎么连 → 时序参数怎么卡 → 数模混合怎么收尾。这条线一旦串起来那些零散的 OC 门、三态门、施密特触发器、ROM、FPGA、A/D 转换器全都能挂到对应的节点上而不是散落成一地名词。这份资源是一套完整的模电与数电期末试卷合集其中数电部分覆盖了触发器波形、判断题、RAM 扩展、移位寄存器串联判断、电平接口、计数器设计、多谐振荡器、时序电路分析、ROM 加 CB7520 综合题、开放性模块识别十道大题。它适合两类人一类是正在系统学数电、想看看整门课到底考什么的人另一类是已经学完、需要一套高密度题目来查漏补缺的人。下面按知识模块把这张地图拆开重点标出每块的复习抓手和容易翻车的地方。2. 触发器与波形题同步 RS、主从 JK 的翻转逻辑2.1 触发器波形题的通用解法触发器波形题看起来是画图本质是查表加跟踪。给定初始 Q0给 CP 和输入要求画 Q 和 Q 反考的是你对每种触发器「什么时候采样、采样什么、什么时候翻转」的肌肉记忆。梳理下来波形题只需要三步先确定触发器的触发方式电平触发、边沿触发、主从触发再确定激励到输出的映射关系最后逐段跟踪状态。同步 RS 触发器的关键是 CP 有效电平期间 R、S 起作用且存在不允许状态RS1。主从 JK 触发器则是主触发器在 CP 高电平期间采样、从触发器在 CP 下降沿翻转这个「主从两拍」的结构是波形题最容易画错的地方。题目里特意提到 CP 信号与书上一般题目不同意思就是 CP 的占空比或边沿位置变了你不能背波形得按触发条件重新推。触发器类型触发方式采样时刻翻转时刻常见坑同步 RS电平触发CP 有效期间CP 有效期间RS1 的不确定态主从 JK主从触发CP 高电平CP 下降沿主触发器只能翻转一次边沿 D边沿触发CP 上升/下降沿同采样沿混淆上升沿与下降沿基本 RS电平触发无 CP输入变化即响应无时钟概念直接跟输入主从 JK 有一个经典约束在 CP 高电平期间主触发器一旦被置位或复位就不再接受新的激励变化这叫「一次翻转」现象。波形题里如果输入在 CP 高电平中途变化你必须判断主触发器是否已经翻过翻过了就忽略后续变化。这个点几乎每年都有人栽血泪经验就是画主从 JK 波形时先在 CP 高电平段标出主触发器的状态再在下降沿统一更新从触发器分两栏画草稿最后合并。2.2 五种触发器能否直接串联成移位寄存器题目给出主从 JK、D、T、同步 RS、基本 RS 五种触发器问哪些能直接串连构成移位寄存器。这道题考的是「移位寄存器对触发器的要求」必须能稳定地在时钟沿把前一级输出打入后一级且不能有透明或空翻问题。判断标准可以归纳成三条第一触发器必须是边沿触发或主从触发电平触发的同步 RS 和基本 RS 在 CP 有效期间输入输出直通串联会形成透明通路不能直接用第二触发器必须有确定的单输入数据端或可配置成 D 功能T 触发器只有翻转功能没有数据输入无法构成移位第三主从 JK 接成 D 功能JDKD 反后可以用D 触发器天然可用。所以能直接串联的是 D 触发器和接成 D 功能的主从 JK。同步 RS 和基本 RS 因为电平透明被排除T 因为无数据端被排除。这里最容易漏的是「主从 JK 需要额外接线才能当 D 用」题目说「直接串连」严格讲主从 JK 也要加反相器复习时要把「直接」和「改造后可用」分开记。3. 组合与时序基础判断题里的高频考点3.1 OC 门、三态门与总线结构判断题里出现 OC 门和三态门考的是这两种特殊输出结构的使用条件。OC 门集电极开路输出只能拉低或高阻必须外接上拉电阻才能输出高电平多个 OC 门可以直接线与这是它与普通门最大的区别。三态门有高、低、高阻三态高阻态让它能挂总线但同一时刻总线上只能有一个三态门被使能否则会冲突。复习时把这两个放在一起对比最有效OC 门靠外接电阻实现高电平线与是天然能力三态门靠使能端控制输出与否适合总线分时复用。判断题常考「OC 门能否直接驱动 TTL 负载」「三态门输出能否线与」答案分别是要看负载电流和不能直接线与三态门线与需要额外逻辑。3.2 组合电路与时序电路的本质区别判断题里另一组高频对比是组合电路和时序电路的特点。组合电路的输出只与当前输入有关没有记忆时序电路的输出与当前输入和历史状态都有关必须含存储元件。这个区别决定了分析方法不同组合电路用真值表、卡诺图、逻辑表达式时序电路用状态方程、状态转换图、时序图。最容易错的是「含触发器的电路一定是时序电路」这句话。严格说如果触发器的输出不反馈影响输入只是作为寄存使用电路整体仍可能按组合逻辑分析。反过来含反馈的组合电路可能产生锁存行为变成时序。判断题喜欢在这种边界上做文章复习时不要只背定义要会看电路结构。3.3 施密特触发器、ROM、FPGA、直接 A/D 的定位判断题还覆盖了施密特触发器第六章、ROM第七章、FPGA第八章、直接 A/D 转换器第九章。这四个点各自的核心一句话施密特触发器有滞回特性用于整形和抗噪两个阈值不同ROM 是只读存储器靠地址译码读出固定数据属于组合逻辑的存储实现FPGA 是基于可编程逻辑单元和互连资源的现场可编程器件直接 A/D 转换器如并行比较型转换速度最快但分辨率受比较器数量限制。把这四个点按「功能—结构—速度/成本」三维记忆比孤立背定义稳得多。施密特触发器看阈值差ROM 看地址与数据位宽FPGA 看查找表和互连直接 A/D 看比较器个数与编码器。判断题往往只考一句特征你只要抓住那句特征就能判。4. 存储器与计数器设计RAM 扩展和 74LS160 变模4.1 RAM 存储量计算与字位扩展RAM 题给定字数和位数第一步写存储量第二步做字扩展和位扩展第三步算一个 3-8 译码器能实现多少存储量。存储量就是字数乘位数单位是位或字节注意题目给的是「字×位」还是「字节」换算别翻车。字扩展是增加地址空间用译码器把高位地址译成片选信号多个芯片共用数据总线位扩展是增加数据位宽多个芯片共用地址和片选数据线并排拼接。3-8 译码器能产生 8 个片选若每个芯片容量为 M×N则字扩展后总容量为 8×M×N位扩展不改变字数只改变位数。扩展方式地址线数据线片选总容量变化字扩展增加高位地址共用译码器分配字数×片数位扩展共用拼接加宽共用位数×片数字位同时扩展高位译码分组拼接分组片选两者相乘一个 74LS136 是 3-8 译码器题目原文如此按 3-8 译码器理解能提供 8 个有效片选所以字扩展最多 8 片。若每片为 1K×4则 8 片字扩展加位扩展可到 8K×4 或 1K×32具体看题目给的字数和位数。这里易错的是把译码器输出数当成地址位数3-8 译码器是 3 位输入 8 位输出扩展的是片选不是地址位本身。4.2 74LS160 实现五进制与七进制切换计数器设计题要求用 74LS160 连一个计数器M0 时五进制M1 时七进制且进位输出宽度不小于一个 CLK 周期。74LS160 是同步十进制加法计数器有同步置数、异步清零、计数使能端。实现变模的常用方法是反馈清零或反馈置数。反馈清零利用计数到某个值时产生清零信号模值为 N 则在第 N 个状态清零但异步清零会带来一个极短的毛刺状态进位输出宽度不好保证。反馈置数用同步置数端在计数到 N-1 时置入初值状态干净进位输出可以做得规整。题目要求进位宽度不小于一个 CLK建议用同步置数方案。// 74LS160 变模计数器思路示意行为级描述非门级 // M0: 模5, M1: 模7, 同步置数, 进位宽度1个CLK module mod_counter( input clk, rst, M, output reg [3:0] q, output reg carry ); wire [3:0] mod_val M ? 4d6 : 4d4; // 置数点模N在第N-1个状态置数 always (posedge clk or posedge rst) begin if (rst) q 4d0; else if (q mod_val) q 4d0; // 同步回零 else q q 1b1; end always (*) carry (q mod_val); // 进位在置数前一拍拉高宽度一个CLK endmodule上面代码是行为级示意实际用 74LS160 要接同步置数端 LD 和置数数据 D0-D3M 通过选择置数点实现模 5 或模 7。关键参数是置数点模 N 计数器在计到 N-1 时置入 0这样状态序列是 0 到 N-1 共 N 个状态。进位输出在 N-1 状态拉高持续一个 CLK满足题目宽度要求。若用异步清零清零信号一出现状态立刻回 0N-1 状态只存在极短时间进位宽度无法保证这是最容易翻车的地方。5. 时序分析与数模混合从状态图到 CB7520 波形5.1 时序电路的驱动方程、状态方程与输出方程时序电路分析题给一个含两个 D 触发器和与非门的电路要求写驱动方程、状态方程、输出方程画状态转换图再根据给定的 Tpd、Tcd、Tsetup、Thold 求输入需要的建立保持时间和 CLK 最小周期。这是整张卷子里综合性最强的一题。驱动方程是触发器输入端的逻辑表达式状态方程把驱动代入触发器特性方程得到次态输出方程是输出端的逻辑表达式。D 触发器的特性方程是 Q*D所以状态方程就是把 D 端的驱动表达式直接写成次态。状态转换图按现态和输入列出次态和输出画的时候注意每个状态的所有输入组合都要覆盖。时序参数计算是重点难点。CLK 最小周期由最长路径决定Tclk ≥ Tcd Tpd(组合) Tsetup其中 Tcd 是触发器时钟到输出的延迟Tpd 是组合逻辑延迟Tsetup 是后级触发器的建立时间。输入需要的建立时间是 Tsetup(input) Tsetup(触发器) Tpd(输入到触发器的组合路径)保持时间是 Thold(input) Thold(触发器) - Tpd(输入到触发器的组合路径)若结果为负取零。这里最容易错的是把 Tcd 和 Tpd 混用以及忘记保持时间可能为负。5.2 74LS194 加 ROM 加 CB7520 的综合链路最后一类综合题是一条完整链路多谐振荡器给 74LS194 提供 CLK74LS194 的 4 个输出接 ROM 的 4 个输入ROM 的 4 个输出接 CB7520数模转换器要求判断 74LS194 工作状态、画状态转换图、写 ROM 完整数据表、算电路频率、画 CB7520 输出波形。74LS194 是 4 位双向移位寄存器有保持、左移、右移、并行置数四种工作模式由 S1、S0 控制。判断工作状态就是看 S1、S0 的组合。状态转换图按移位方向画初始状态给定后每个 CLK 沿移一位。ROM 的数据表按地址 0 到 15 列出 4 位输出地址来自 74LS194 的输出。电路频率由多谐振荡器的 RC 参数决定CB7520 的输出是模拟电压等于数字输入码乘以参考电压除以满量程。这条链路考的是「数字部分产生地址序列存储器做码变换DAC 输出模拟波形」的完整数据通路。梳理下来只要把 74LS194 的状态序列写对ROM 表就是查表填数CB7520 波形就是按码值画阶梯。最容易漏的是 74LS194 的初始状态和移位方向以及 CB7520 的输出极性有些接法是反相输出。开放性题给 5 个模块的输出波形让你判断电路功能考的是反向识别能力看到周期方波想到多谐振荡器看到阶梯波想到计数器加 DAC看到占空比可调想到 555 或比较器看到状态循环想到移位寄存器或计数器。6. 易漏点与易错点五条最常翻车的地方易漏点一主从 JK 的一次翻转。为什么漏大家背了 JK 真值表就以为输入变输出就变忽略了主从结构在 CP 高电平期间主触发器只翻一次。怎么补画波形时把 CP 高电平段单独拿出来先标主触发器状态再在下降沿更新从触发器养成两栏草稿的习惯。易漏点二OC 门与三态门的线与条件。为什么漏两者都能挂总线容易混为一谈。怎么补记住 OC 门线与靠外接上拉三态门线与需要额外逻辑或不允许直接线与判断题遇到「直接线与」先看器件类型。易漏点三RAM 扩展中译码器输出数与地址位数的混淆。为什么漏3-8 译码器有 8 个输出容易误以为扩展了 8 位地址。怎么补译码器输出是片选片选数等于字扩展倍数地址位数由芯片地址线加译码器输入线共同决定。易漏点四时序参数计算中 Tcd 与 Tpd 的混用。为什么漏两个符号长得像含义一个是触发器时钟到输出一个是组合逻辑传播延迟。怎么补画时序路径图从发射触发器时钟沿出发经 Tcd、组合 Tpd到接收触发器 Tsetup三段相加就是最小周期。易漏点五变模计数器的进位宽度。为什么漏只关注模值对不对忘了进位输出要持续一个 CLK。怎么补优先用同步置数方案进位信号在置数前一拍拉高异步清零方案进位是毛刺题目要求宽度时直接排除。7. 复习清单按题型查漏补缺的实操方法复习到最后一阶段不要再从头翻书按题型建一张自查表更有效。下面这张表把整张卷子的十道大题映射到知识点和自查动作做完一道就在对应格子里打勾没把握的回到第 2 到第 5 章对应小节重看。题型对应知识点自查动作易错提醒触发器波形同步 RS、主从 JK默画 CP 高电平段主触发器状态一次翻转判断题OC/三态、组合时序、施密特、ROM、FPGA、A/D每个点说一句核心特征边界定义RAM 扩展字扩展、位扩展、译码器画片选连接图输出数≠地址位移位寄存器串联触发器触发方式列五种触发器能否当 D 用透明与无数据端电平接口VOH/VOL/VIH/VIL画电压传输特性阈值方向计数器设计74LS160 变模写状态序列和置数点进位宽度多谐振荡器周期、占空比推 RC 充放电路径阈值电压时序分析驱动/状态/输出方程、时序参数画路径图算 TclkTcd 与 Tpd综合链路74LS194ROMCB7520写状态序列和 ROM 表初始状态与极性开放性题波形反推功能按波形特征匹配电路多解性具体操作上我自己的习惯是每复习完一个模块合上资料拿一张白纸把该模块的「输入—状态—输出」三栏画出来画不出来的地方就是漏洞。触发器模块画波形跟踪表存储器模块画扩展连接图时序模块画路径延迟图综合题画数据通路图。四张图能默画出来整门课的骨架就稳了。还有一个查漏补缺的技巧把判断题里出现的每个器件名单独列一张卡片正面写器件名背面写「一句话功能 一个易错点」每天过一遍比反复读教材效率高。施密特触发器背面就写「滞回整形两阈值不同易错在把单阈值比较器当它」ROM 背面写「地址译码读固定数据易错在把 RAM 的读写特性套上去」。从那以后我每次复习数电都强制先画这四张图再做题图卡住的地方就是当天要补的地方不再按页码顺序硬啃。希望这份梳理能帮到你把整张卷子从触发器波形一路串到 CB7520 输出复习时心里有地图下笔不慌。本文还有配套的精品资源点击获取