简介这份原理图面向无线路由器与AP硬件开发、原理图评审及嵌入式调试人员提供MediaTek MT7620A搭配MT7612E的AP参考设计可用于理解双频路由方案的模块划分、接口连接与关键信号走向。压缩包共1个PDF文件约347KB以整页原理图呈现CPU、DDR2存储器、SPI Flash、UART、PCIe、以太网、RF前端、时钟复位及LED指示等电路。图中可对照查看地址/数据总线、DDR控制信号、SPI片选、串口收发、PCIe差分对、天线切换与无线指示灯等网络命名便于梳理两颗主芯片的连接关系及外围器件选型思路。已有421人学习适合作为路由器AP硬件设计参考、原理图查漏补缺和调试排错时的对照材料。1. 一张路由器 AP 原理图里最该盯的不是芯片怎么连很多人把路由器 AP 原理图当成连线图觉得照着抄一遍就能出板。翻完 MT7620A MT7612E 这一套会得出相反的结论决定这块板子能不能开机、能不能跑满速的往往不是芯片之间怎么连而是散落在总线上的那几十颗小电阻小电容。全图最扎眼的是 DDR 数据线、地址线上几乎一根一根串着的 22 欧以及 USB PHY 旁边那颗不起眼的 12k 1%。它们不是可有可无的保险而是把芯片内部几十欧的驱动器、封装和 PCB 上几皮法的寄生参数、以及板子上 50 欧的走线凑成一个能收敛的阻抗系统的唯一手段。看懂这些被动件为什么这么摆才算真正读懂了这份路由器 AP 原理图也才知道自己抄板时哪一根线可以省哪一根省了就等着返工。2. DDR2 接口为什么每根数据线都要串一颗 22 欧这套图的 DDR 部分单看网络名就够唬人MDATA[0:15]、MADDR[0:13]、DDR_BA[0:2]、DDR_MDQS[0:1]、DDR_MDQM[0:1]、CLK_P/CLK_N再加上 CS/RAS/CAS/WE/CKE/ODT 一整组命令线。但真正决定这块板子稳定性的是这些线两端挂了什么。这一章从网络名的“语法”讲起再落到串联端接和参考电压这两个最容易抄错的地方。2.1 先读出总线的语法MDATA、MDQS、MDQM 各是什么角色16 根数据线配 2 根数据选通MDQS0/MDQS1和 2 根数据掩码MDQM0/MDQM1这个 16:2:2 的比例说明它是一颗 x16 位宽的 DDR2 颗粒按字节分成两条 lane每条 lane 自带一对差分 DQS。DQS 不是时钟是随数据一起发出来的选通信号接收端用它去采样 DQ所以它和同组 8 根数据线的等长要求比地址线严得多——地址线错一点只是建立保持余量变薄DQS 和 DQ 错太多就直接采样到隔壁比特。MADDR[0:13] 是 14 根地址线配合 BA[0:2] 三根 bank 地址行地址和列地址分时复用同一组引脚这也是为什么图上地址线的数量看起来比实际寻址空间小得多。命令组里 CS、RAS、CAS、WE 四个低有效信号在时钟上升沿组合成一条命令CKE 管时钟使能省电模式靠它ODT 管片内端接。CLK_P/CLK_N 是一对差分时钟DDR2 的数据是在时钟的上下沿都采的所以时钟质量直接翻倍地影响时序窗口。信号组方向端接方式关键约束MDATA[0:15]双向源端串 22 欧 片内 ODT按 lane 与 DQS 等长MDQS[0:1]双向差分源端串 22 欧差分 100 欧对内严格等长MADDR / BA单向源端串 22 欧相对 CLK 等长组内一致CLK_P/CLK_N单向差分无串阻直连差分 100 欧包地不跨分割DDR_IO_VREF直流1K/1K 1% 分压 0.1uF单独走线远离 DQS这张表里最反直觉的一行是地址线也串了 22 欧。很多人的印象里只有数据线需要端接因为 DDR2 的 ODT 只在数据线上。但这块板子是一颗颗粒的点对点拓扑地址线同样会碰到驱动器输出阻抗和走线阻抗不匹配带来的一次反射只是它没有 ODT 可以依赖所以只能靠源端串联把反射压下去。2.2 22 欧抑制的是上升沿而非干扰源端串联端接的作用机制很朴素芯片内部驱动器的输出阻抗典型在 30 到 40 欧这个量级串上 22 欧之后驱动器侧看到的等效源阻抗就落到了 50 到 60 欧接近走线的单端特征阻抗。匹配上了信号在接收端就不会产生大幅度的负反射过冲和振铃被压下去上升沿也被刻意放缓了一点。放缓上升沿这件事本身就是目的之一。DDR2 的速率下边沿太陡会让高频分量在 PCB 的过孔和分支上到处辐射EMI 测试过不去同时过冲会把接收端 ESD 二极管打开形成钳位电流长期跑下去就是间歇性误码。反过来串阻选大了比如 33 欧会把边沿压得太慢tDS/tDH 的窗口被吃掉高温低压 corner 下就开始报错。位置比阻值更容易翻车。这颗电阻必须放在驱动端附近也就是 SoC 那一侧。放到颗粒端它就变成了负载的一部分源端匹配的意义完全消失还不如不焊。我一般会在 layout 阶段就把这批电阻框在 SoC 的 fanout 区域内宁可绕一点也要保证电阻到引脚的距离短于到颗粒的距离。顺便说一句这批 22 欧还是最便宜的调试手段。板子回来跑 DDR 训练不通过先别急着改走线拿热风枪把某一组换 0 欧、换 10 欧、换 33 欧做对比看误码率怎么变往往能直接判断是过冲还是边沿太慢比盯着示波器猜快得多。2.3 VREF 与 ODT0.9V 为什么必须由两颗 1% 电阻分压DDR2 的接收端是差分放大器它拿 DQ 和 VREF 比较来判决 0 还是 1所以 VREF 必须严格等于 IO 电源的一半。这套图里 DDR 的 IO 域标的是 1.8V旁边还有个注释写着 DDR1 走 2.5V对应 VREF 就是 0.9V由两颗 1K 1% 电阻从 1.8V 分压出来并一颗 0.1uF 到地。为什么不用 LDO 出 0.9V因为这里需要的是比例跟踪而不是绝对精度。VDDQ 在负载跳变时会下陷几十毫伏分压出来的 VREF 会跟着同比例下陷判决门限始终卡在眼图正中间如果换成一个固定输出的 LDOVDDQ 一掉门限就相对偏高了眼图上下不对称一边的余量被白白吃掉。两颗 1K 为什么非得 1%因为分压比的误差会直接变成 VREF 的偏移。5% 电阻配出来的 VREF 可能偏 45mV看着不多但 DDR2 的眼高本来就只有几百毫伏这一下就是十分之一以上的裕量没了。更坑的是温漂两颗不同批次的 5% 电阻温度系数不一致冷机开机训练能过跑热了就开始偶发误码这种问题在现场根本抓不到只能靠一开始就用对料。还有两个细节容易被忽略。DDR_MODT 这根线决定 ODT 是否使能通常经一颗电阻拉到 VREF 或地具体接法由控制器的初始化配置决定改动之前要看清楚控制器的手册。VREF 本身是慢变直流量但它极怕噪声必须单独走、两边包地、绝对不能和 DQS 长时间并行那颗 0.1uF 要贴着引脚放——它不是滤波电容是高频回流唯一的就近通路。3. PCIe 与射频前端MT7612E 是怎么被“挂”上去的2.4G 由 MT7620A 内置的射频直出5G 则要靠 MT7612E 这颗独立的 11ac 芯片两者之间走 PCIe。这一章讲两件事PCIe 这条链路为什么这么连才稳以及从 RFOUT_G0/G1 到天线之间那一串电感和电容到底在干什么。3.1 PCIe x1四根差分线为什么还要一对参考时钟SoC 和 7612E 之间实际跑着三对差分线加一根复位PCIE_TX_P/N 下行、PCIE_RX_P/N 上行、PCIE_RFCK_P/N 是一对 100MHz 参考时钟再加坡特 PCIE_RST#。很多第一次画这种板子的人会问既然数据线是自同步的为什么还要单独送时钟。原因是 PCIe 的物理层用的是嵌入式时钟做数据恢复但那套恢复环路需要一个已知频率的参考来锁定中心和展频参考时钟干的就是这个活。TX 对上通常会串 100nF 交流耦合电容。两端芯片的共模工作点未必一致直流耦合会把一边的偏置硬灌到另一边交流耦合只让高速沿过去各自把自己的共模稳在自己舒服的位置。参考时钟由 SoC 产生再送过去而不是让 7612E 自己挂一颗晶振这个选择很划算省一颗晶振、省一路 BOM、省一块布局面积而且两端同源之后扩频时钟可以一起用不会出现一端扩频一端不扩频导致失锁的情况。代价是这对时钟必须按差分 100 欧走、对内 skew 控制在几个 mil 以内、全程不跨分割一旦被 DDR 或者 USB 的走线切了参考面链路就会开始随机重训。复位时序是另一个高频翻车点。PERST# 必须在电源稳定、参考时钟稳定之后才释放常见的做法是留 100ms 以上的余量。释放太早链路训练阶段读不到对端的配置空间表现就是设备时有时无冷启动十次能认出来三次。这个现象特别像芯片坏了但只要拿示波器同时抓电源、时钟、PERST# 三根线一眼就能看出来是时序问题。还有个反直觉的点值得记住TX 和 RX 接反、lane 极性接反链路训练阶段都能自动纠正所以真有不少板子接反了照样能跑起来。但参考时钟的 P/N 接反不能纠正D/D- 之类的低速差分也未必能。所以“能跑”不等于“接对了”别拿能不能识别当验收标准。3.2 从 RFOUT_G0 到天线balun、PA、LNA、T/R 开关谁管谁芯片出来的 RFOUT_G0 是 2.4G、RFOUT_G1 是 5G都是单端输出功率在 0dBm 这个量级覆盖一个房间都勉强所以两条链路外面都挂了外置 PA。从引脚到天线之间依次是匹配网络、PA、收发切换开关、再一段匹配、天线。匹配网络那堆值看着像玄学其实结构很清楚串联的几纳亨电感图上是 3.9nH、2.7nH 这一档负责把芯片的输出阻抗往 50 欧上拉并联的几皮法电容1.8pF、3.9pF做谐振和諧波旁路合起来就是一个 π 型网络。它的作用不只是阻抗匹配还兼着隔直和谐波抑制——PA 输出的二次、三次谐波如果不过滤传导杂散测试第一个过不去。PA_PE_G0、PA_PE_G1 是两颗 PA 的使能LNA_PE_G0 是接收端低噪放的使能ANT_TRN 和 ANT_TRNB 成对出现通常去驱动外部射频开关或者 FEM 的收发切换脚。读这套图时要注意方括号里的数字像 RFOUT_G0 [12] 表示这个网络连到第 12 页那页就是射频前端的具体电路。先看页号再翻页比在几十个网络名里瞎找快得多。3.3 PA_PE 与 LNA_PE 的时序晚一微秒就是频谱仪上的一根毛刺这几个使能脚的顺序比电路本身更容易出问题。射频链路是突发工作的每一帧都要开一次关一次所以这几个微秒级的延时在短帧下占比相当可观。/* 一次 2.4G 发送窗口的使能顺序示意用 */ static void rf_tx_window(bool on) { if (on) { /* 1. 先把收发开关切到 TX 侧开关本身有切换延时要等它稳 */ set_gpio(ANT_TRN, 1); udelay(SW_SETTLE_US); /* 典型 1~2us按开关器件手册取 */ /* 2. 再开 PA等它自己的上升沿爬完输出功率才到位 */ set_gpio(PA_PE_G0, 1); udelay(PA_RAMP_US); /* 常见 0.5~2us */ /* 3. 接收端 LNA 在 TX 期间必须关死否则被 TX 泄漏功率打穿 */ set_gpio(LNA_PE_G0, 0); } else { /* 关断顺序反过来先关 PA等拖尾散掉再切开关 */ set_gpio(PA_PE_G0, 0); udelay(PA_FALL_US); set_gpio(ANT_TRN, 0); set_gpio(LNA_PE_G0, 1); } }SW_SETTLE_US 和 PA_RAMP_US 这两个参数没有普适值得从器件手册的开关时间和使能上升沿去取。给太小前导码会被削掉一截接收端同步不上表现为远距离丢包但近距离正常给太大每个帧都白白浪费几微秒吞吐掉得肉眼可见。关断顺序比开启顺序更危险先切开关再关 PAPA 的拖尾能量会直接打到已经断开的开关上反射回来打进 PA 输出级轻则频谱上多一根毛刺重则烧管。LNA 那条线要特别小心。TX 期间如果 LNA_PE 还是高LNA 输入端承受的是 PA 泄漏过来的功率短期看不出来跑几天就永久性增益下降。这种损伤是渐进的返修时测静态电流完全正常只有测接收灵敏度才发现掉了十几个 dB。4. 启动与模拟前端SPI 上拉、20MHz 晶振、12k 1% 偏置电阻前两章讲的是高速总线这一章换到三条“慢”但更致命的链路开机要从哪里读代码、整机时钟从哪来、模拟前端靠什么定标尺。这三处任意一处错了板子要么不亮要么亮着但功能残缺。4.1 SPI_CS0 到 SPI_HOLD开机第一毫秒发生了什么上电复位之后片内 BootROM 干的事情非常固定从 CS0 选中的 SPI Flash 里按固定模式、固定初始频率读出前面若干 KB 到片内 SRAM 执行。所以 SPI_CLK、SPI_MOSI、SPI_MISO、SPI_CS0 这四根线的接法是硬件定死的能变的只有 Flash 的容量和地址模式。容量这一项最容易埋雷。小容量 Flash 用 3 字节地址超过一定容量要切到 4 字节地址模式而 BootROM 未必认识 4 字节地址的读命令。换了颗大容量 Flash 之后现象是串口一行 log 都没有或者只输出前半段然后卡死——因为读到的后半段全是 0xFF。这类问题排查时先对着 Flash 型号查它的读命令集比怀疑焊接快得多。SPI_WP# 和 SPI_HOLD# 必须为高电平。图上给这两根线留了上拉位部分位置的物料标注是 NI。如果换的 Flash 内部没有上拉这两个脚悬空之后被噪声拉低HOLD 一生效SPI 总线直接被挂起同样是一行 log 都没有。我一般会在打样阶段就把这两颗上拉焊上几毫钱的事不值得赌 Flash 的内部结构。SPI_CLK 是这四根线里唯一有速度的串阻位可以留 0 欧方便后面调走线尽量短、不跨分割、远离 DDR 那一片。至于 GPIO0 这类脚在这类 SoC 上经常身兼数职既是普通 GPIO 又参与启动时的 strap 采样画图时如果被外部电路强拉会导致启动模式跑偏这种坑只有在看 pinmux 表的时候才会发现。4.2 一颗 20MHz 晶振撑起整机时钟树整块板子只有一颗 20MHz 晶振CPU 主频、DDR 时钟、以太网 PHY 时钟、以及送给 7612E 的那对 100MHz PCIe 参考时钟全部由它倍频分频出来。晶振旁边一对 10pF 负载电容XTAL_V12A 是片内给晶振电路供电的低压脚旁边配 0.1uF。负载电容这个值不能随便改。晶振的标称频率是在特定负载电容下测的图上要求 10pF 你焊 22pF频率会往低偏几十 ppm起振时间变长极端情况下直接不起振。有些人调板子发现“换个晶振就好了”其实换的那颗恰好负载电容匹配原颗并没有坏。布局上的要求比电路本身更严晶振紧贴芯片引脚下方整层挖空不走任何线四周包地并打地过孔两颗负载电容的地要就近回到芯片地而不是走一圈回电源地。PLL_VC_CAP、RF_XO 这类环路滤波脚上的电容值同样不能改它们决定了环路的相位裕度换个容值可能就让 PLL 在高温下锁不住。4.3 12k 1% 与 EPHT_REF_RES模拟前端的标尺USB PHY 旁边那颗 UPHY0_VRES外挂 12k 1% 电阻加一颗 0.1nF 电容它的作用是给片内电流源定基准。这颗电阻决定了 D/D- 的驱动摆幅和终端匹配用 5% 的普通电阻常温下枚举正常一到高温或者换一批 U 盘就开始不认极端情况主机会把设备识别成低速设备。以太网侧是同一个思路只是换了个引脚名EPHT_REF_RES 上挂的也是高精度电阻它给五口 10/100 PHY 的偏置电路定标尺。这颗电阻错了表现不是完全不通而是链路质量差短网线能通长网线丢包或者个别口能通个别口不通。这种“半死不活”的故障最耗时间因为你会先去怀疑变压器和 RJ45最后才发现是颗两分钱的电阻用错了精度。EPHY_V33A 是模拟 3.3V必须和数字 3.3V 隔开通常中间串磁珠或电感两边各自配去耦。每对 TXOP/TXOM、RXIP/RXIM 直接进网络变压器中心抽头的处理按变压器手册来不要自作主张加电容到地——那会把共模抑制比做坏。USB 那两对 D/D- 各串 22 欧旁边预留的 V-PORT 器件位是给 ESD 管留的打样阶段可以不焊量产必须上。5. 避坑与排查这五处画错板子能上电但活不过三天以下五条都是“能开机、能亮灯、看起来正常”的故障共同点是靠万用表和肉眼都发现不了必须知道往哪看。第一处串口一行 log 都没有换批 Flash 就全黑。现象是上电后电源各路正常、晶振起振、复位也有就是 UART 一个字节都不吐。原因多半在 SPI_HOLD# 或 SPI_WP# 悬空图上留的上拉位标了 NI 没焊新批次 Flash 内部又没有上拉HOLD 被拉低后总线挂起。解决办法是把这两颗上拉到 3.3V4.7K 到 10K 都行或者改用内部带上拉的型号同时在 BOM 里把这两颗标成必装。第二处DDR 训练冷机过、热机挂。现象是刚上电一切正常跑十几分钟开始随机重启或者花屏。原因通常是 VREF 分压用了 5% 电阻两颗电阻温漂不一致VREF 偏离 0.9V 之后接收端判决余量被吃掉也可能是那颗 0.1uF 放得太远VREF 上的高频噪声压不住。解决办法是换成 1% 薄膜电阻、电容紧贴引脚、VREF 单独走线并两侧包地走线宽度不要小于 8mil 以减小直流压降。第三处5G 能扫到 SSID但吞吐只有几十兆。现象是 2.4G 正常、5G 也连得上就是速率上不去隔一堵墙就掉线。原因常见于 PCIe 链路没跑在预期速率上参考时钟差分对被 DDR 或 USB 的走线切了参考面或者 PERST# 释放得太早导致反复重训。排查方法是先读链路的协商速率和宽度再看 PERST# 与参考时钟的上电时序最后检查差分对的换层过孔是否成对、回流地过孔有没有跟上。第四处2.4G 发射 EVM 超标、频谱上多一根毛刺。现象是接收灵敏度正常发射指标过不了burst 的上升沿能看到一个尖。原因基本是 PA_PE 和收发开关的时序重叠错了要么 PA 在开关还没切到位时就打开要么关断时先切开关后关 PA让拖尾能量反射回 PA 输出级。解决办法是回到驱动里去调那几个微秒的延时用频谱仪的零扫宽模式看 burst 包络把上升沿调平。第五处网口插上灯亮但不通或者长网线丢包。现象是 link 灯正常、交换机侧也显示 up就是 ping 不通或者大包丢。原因可能在 EPHT_REF_RES 用了 5% 电阻、EPHY_V33A 和数字 3.3V 之间没做隔离、或者某对差分线在 4 层板上跨了分割。排查顺序是先量偏置电阻的精度再看模拟电源的纹波最后查差分对下方地平面是否完整——4 层板的电源层很紧张一不小心就在网口下面开了个槽。6. 设计取舍为什么这张 4 层板宁可多留四十颗 22 欧照着文件名读这版是 SPI DDR2 四层板 2x2 的结构。四层板要同时塞下 DDR2、PCIe、双频射频和五口以太网层叠基本只有一种解法顶层走线和器件、第二层完整地、第三层电源分割、底层走线。这意味着 DDR 的地址命令组和数据组大概率都在外层参考面只有一层任何一处跨分割都没有第二层地可以救。理解了这一点再看那四十多颗 22 欧就不是“冗余”而是用便宜的串联端接换走线余量——既然没法靠层叠把阻抗做完美那就把边沿放缓让反射的能量小到可以忽略。同样的取舍逻辑贯穿全图整机只放一颗 20MHz 晶振5G 的参考时钟从 SoC 送过去省晶体省面积代价是那对差分时钟的走线容错变小射频不用内置 PA 而是外挂多几颗电感和开关换来的是能过认证的发射功率和可控的接收链路以太网只做 10/100 不做千兆省掉四对差分和更贵的变压器这与这颗 SoC 的定位是匹配的。取舍点省下来的付出的DDR 全组串 22 欧不必上六层板四十多颗料 布局空间共用一颗 20MHz 晶振一颗晶振 一路 BOMPCIe 参考时钟走线容错变小外挂 PA / LNA / 开关通过射频认证匹配网络调试工时只做 10/100 以太网四对差分 便宜变压器上限锁死在百兆真要我给个验证顺序我会按电源、时钟、DDR、低速接口、射频这个次序走每一步都要有可量化的判据而不是“看起来正常”。电源看纹波和上电斜率时钟看频偏和起振时间DDR 跑长时间的压力测试看误码率随温度的变化低速接口看枚举稳定性和长包丢包率射频最后看 burst 包络和 EVM。跳过前面任何一步直接调射频最后大概率会在一个和射频毫无关系的地方找到根因。从那以后我每次拿到这类带 DDR、PCIe、双频射频的板子都会先把 VREF 分压、SPI 上拉、PHY 偏置这三处标出来单独核对一遍再动别的。这三处全是两分钱的器件也全是能让板子“活着但不好用”的地方。这套原理图的价值也在这里它不是让你照着抄而是把这几十处取舍摊开摆在图面上让你看见每一个被动件背后欠着的那笔账。把它存下来下次画自己的板子时对着看一遍希望帮到你。本文还有配套的精品资源点击获取