简介面向高精度、大带宽数模转换研发的硕士学位论文适合具备电子工程基础并希望理解Sigma-Delta DAC系统级实现方法的研发人员与技术爱好者。内容围绕18bits DAC的架构选型、行为级建模与电路实现展开在比较调制器结构后采用一位量化五阶全前馈Sigma-Delta调制器确定128倍过采样率以三级数字FIR滤波器完成高倍插值模拟端选用六阶贝赛尔低通滤波器基于GF 0.35μm CMOS工艺覆盖逻辑综合、自动布局布线、开关电容电路及手动版图。压缩包仅含1个PDF约3.03MB便于集中阅读完整论文与仿真结论。已有108人学习读者可据此梳理从MATLAB行为级仿真到整体电路验证的设计链路并参考输入信号-6dB时98.26dB信噪比等指标理解高精度DAC的模块划分、参数选择与版图落地思路。1. 一位开关怎么撑起 18 位精度一颗标称 18 位的 Sigma-Delta DAC真正直接决定模拟输出的器件可能只是一个在两条基准电平之间来回切换的开关——它从没有第三个状态。按传统 Nyquist 结构的路子18 位高精度数模转换意味着要造出 26 万个精确匹配的电平CMOS 工艺下的电阻电容匹配根本撑不住这种要求换成过采样加噪声整形之后精度不再由器件匹配决定而由“噪声被推到多高的频率、又被模拟滤波器削掉多少”决定。这份资料的价值就在这儿它把一个 18 位设计从系统级预算、MATLAB 行为级建模一路做到 Verilog 实现、开关电容电路、手动版图和混合仿真把“用频率换精度”这笔账从头算到尾。搞懂它你再看任何过采样转换器看到的都是一套噪声搬运工程不是一堆电路符号。2. 系统链路128 倍过采样是怎么把 18 位的账算平的2.1 匹配精度这道墙18 位不是“多画几位”的事先把难度摆到台面上。18 位意味满量程被切成 2^18 262144 份如果要求积分非线性控制在半个 LSB 以内那就等价于要求器件相对精度优于 1/(2×262144)约 1.9 ppm。而标准 CMOS 里多晶硅电阻的相对失配通常在千分之一量级MIM 电容在万分之一量级都差着两个数量级。就算上校准18 位校准本身也是一套庞大的额外电路还得随温度、老化持续跟踪。所以 Nyquist 结构做高精度本质是在跟工艺的匹配极限硬碰。这份资料开头就把这个矛盾点破了Nyquist DAC 的工作频率只是信号带宽的 2 倍带宽可以做大但精度上不去Sigma-Delta 的工作频率是 Nyquist 频率的 OSR 倍用富余的时间换掉了稀缺的匹配精度。这实际上是在换一个衡量维度从“模拟器件的精度”转向“时间轴的频率”。2.2 两个杠杆过采样摊薄噪声噪声整形把噪声搬走第一个杠杆是过采样。把量化误差近似成白噪声总功率固定为 q²/12q 为一个 LSB均匀摊在 -fs/2 到 fs/2 上功率谱密度就是 2q²/(12fs)。真正落在信号带 0~fB 里的噪声只剩总量的 1/OSR。也就是说OSR 每翻一倍带内噪声功率降 3 dB信噪比提高 3 dB。这个斜率太缓了。一位量化器本身的理论信噪比只有 6.02×1 1.76 ≈ 7.78 dB要从 7.78 dB 靠过采样爬到 110 dB需要大约 34 个倍频程即 OSR 在 2^34 量级——这在实际电路里不可能实现。所以必须上第二个杠杆噪声整形。把量化器放进一个带反馈的环路里误差就不再是白噪声了。误差传递函数NTF决定了量化噪声被怎样重新分配NTF(z) (1 - z^-1)^L这是一个 L 阶高通。它在直流处有 L 重零点低频段被强烈压制高频段被抬高——噪声并没有消失只是被“搬”到了信号带以外等着后面的模拟低通滤波器处理。带内噪声功率近似正比于 π^(2L)/(2L1) 再乘 OSR^-(2L1)于是每倍频程的改善变成了 3(2L1) dB。L1 时是 9 dBL2 时 15 dBL5 时达到 33 dB。提示这个 3(2L1) dB/倍频程的结论建立在三个假设上——量化误差是白噪声、量化器增益为 1、积分器增益无穷大。一位量化器一条都不满足这决定了它只能当上限估算用不能当设计目标。2.3 128 和 25.6 MHz 是怎么定下来的把公式代进去算一遍会更直观。取 L5、OSR128、一位量化SNR 6.02×1 1.76 - 10log10(π^10 / 11) (20×5 10)×log10(128) ≈ 7.78 - 39.3 231.8 ≈ 200 dB两百多 dB显然荒谬。这份资料的仿真结果是 98.26 dB差了整整一百 dB。差的这一百 dB 全部来自公式没覆盖的东西一位量化器的强非线性、五阶环路的稳定输入范围限制、积分器的有限增益与摆幅、开关电容的热噪声、时钟抖动。真正做设计时这个公式只用来判断“OSR 提升一个档位大概值多少 dB”具体数字全靠行为级仿真扫出来。OSR128 不是拍脑袋定的。带宽 100 kHz 对应 Nyquist 率 200 kHzOSR×2×fB 直接给出时钟频率 25.6 MHz。往小走带内噪声压不住往大走时钟翻倍意味着每一级开关电容的建立时间减半运放的增益带宽积要翻倍功耗和设计难度同步翻倍而实际的信噪比收益远达不到理论的 33 dB。原文提到通过信噪比传递函数分析最终定在 128这个“分析”实质就是在行为级模型里带着各种非理想参数扫参数找那条收益开始变缓的曲线拐点。系统参数取值由什么决定信号带宽100 kHz应用需求远高于音频的 20 kHz过采样率128带内噪声与时钟频率的折中采样时钟25.6 MHz2 × fB × OSR调制器阶数5 阶需要 33 dB/倍频程的整形斜率量化位数1 位换取 D/A 的天然线性插值级数3 级 FIR 级联128 倍拆成多级以降低乘法率模拟滤波器六阶贝塞尔群延迟平坦保波形工艺某 0.35 μm CMOS数字综合与模拟手工版图同工艺仿真信噪比98.26 dB -6 dBFS混合信号整体仿真结果2.4 四级链路里谁在干什么活把架构摊开看信号要走四站数字插值滤波器把采样率从 200 kHz 抬到 25.6 MHz数字 Sigma-Delta 调制器在这个高采样率下把 18 位字长压成 1 位同时完成噪声整形1 位 D/A 把 1 位数字码变成两个模拟电平模拟低通滤波器把带外那一大堆噪声滤掉还原出连续的波形。一个容易被误解的点插值本身并不降低噪声。它做的是把信号搬到更高的采样率上让后续调制器工作的频率空间更大噪声有地方可搬。真正的降噪发生在调制器把噪声搬出带内和模拟滤波器把搬出去的噪声削掉这两步。而所谓“18 位精度”指的也不是输出端能量出 18 位的电压台阶——输出端永远只有两个电平——而是指带内信噪比折算回去相当于 18 位。资料里把这套方案归为“almost 数字”实现方式主要功能由数字部分完成模拟部分只保留最低限度的、结构简单且性能要求不高的器件比如 1 位 D/A、时钟、基准和运放。相比全数字实现和射频 DAC 方案这条路在标准 CMOS 上最容易集成因为它的性能瓶颈从“模拟器件匹配”转移到了“数字逻辑规模和时钟质量”而后者是随工艺缩小的。3. 五阶全前馈调制器一位量化为什么要五个积分器3.1 环路阶数和稳定性是一对跷跷板NTF 的零点重数越高低频压制越狠但环路的相位裕度也掉得越快。一阶环无条件稳定二阶在满幅输入下仍然稳到了三阶以上就必须小心设计系数而一位量化器的增益在整个工作范围内剧烈变化小信号时接近无穷大信号时接近 1这让高阶环路的稳定性分析没法用线性工具一笔带过。工程上常用的判据是 Lee 准则把 NTF 的最大幅频响应 |NTF|∞ 控制在 1.5 以内环路基本稳定。这条准则解释了一个反直觉的现象——调制器不是“越接近满幅越好”而是要主动留出裕量。这也正是为什么测试条件选在 -6 dB 输入满幅正弦进去五阶一位环路大概率进入不稳定或者极限环状态输出里出现大幅周期性图案噪声整形直接失效。留 6 dB 头等于用 6 dB 的动态范围换环路的稳定工作区。3.2 全前馈结构到底省掉了什么调制器有几种经典拓扑。反馈型CIFB把信号送进第一级积分器然后逐级往后传前馈型CIFF则把输入信号通过一组前馈系数直接加到量化器输入端积分器链里流通的主要是量化噪声。差别体现在状态摆幅上。反馈型结构里信号要完整穿过所有积分器到第五级时输出幅度可能已经是满量程的好几倍为了不削顶就得大幅降低输入幅度这直接吃掉了动态范围。全前馈结构里前馈路径把输入信号在量化器入口“补”了回来信号传递函数 STF 接近 1各积分器的输出主要只剩被整形的噪声摆幅小得多对模拟/数字实现的位宽要求也就更宽松。代价是前馈求和本身要多做几次加法和系数乘法数字域的规模增加了。这是典型的“把复杂度从模拟搬到数字”在这个工艺节点上本文还有配套的精品资源点击获取