简介这份资源面向从事光纤通信与视频监控系统开发的FPGA工程师提供一套已通过实际项目验证并成功商业化的视音频光端机完整代码可用于学习多路模拟视频与音频的采集、编解码、压缩及同步传输实现。压缩包共198个文件约1.4MB以Verilog与VHDL源码、Xilinx ISE工程文件xise、prj、xst、综合与布局布线报告ngc、ncd、par、twr、约束文件ucf及bit流为主另含说明文档与日志完整呈现从设计输入到生成配置文件的工程流程。已有491人学习下载。代码覆盖多路模拟视频ADC适配、AES3/SPDIF音频处理、E1/T1电话接口、以太网MAC层与开关量控制等模块读者可据此理解FPGA在复杂信号处理与系统集成中的设计思路并参考其工程结构与验证方法用于自身项目开发。1. 视音频光端机代码一块 FPGA 把模拟视音频塞进光纤的完整工程第一次拿到这套视音频光端机代码时我以为是几个 Verilog 文件加一份原理图就完事结果解压出来是采集、编码、并串转换、光模块接口、上位机配置一整套链路。它的定位很明确把摄像头的模拟视频和麦克风的模拟音频在 FPGA 里完成采样、打包、时分复用再通过高速串行接口送到光模块发出去接收端反向还原。适合谁做安防监控传输、工业现场视频回传、教学实验平台二次开发的工程师尤其是需要把老式模拟信号接入光纤链路的场景。这套代码不是玩具 Demo采集时序、跨时钟域、8b/10b 编码这些坑都踩过一遍拿来改比从零搭省太多时间。2. 工程结构与技术选型从目录看这套代码怎么组织2.1 顶层目录与模块划分拿到源码先别急着打开综合工具花十分钟把目录捋清楚后面改代码能少走很多弯路。这套工程的典型组织方式是按功能分层而不是按文件类型堆在一起。常见做法是下面这种结构video_audio_fiber/ ├── rtl/ │ ├── top/ │ │ ├── top_tx.v # 发送端顶层 │ │ └── top_rx.v # 接收端顶层 │ ├── video/ │ │ ├── video_decoder.v # 模拟视频数字化BT656/BT1120 时序 │ │ ├── video_fifo.v # 视频行缓存 │ │ └── video_pack.v # 视频数据打包 │ ├── audio/ │ │ ├── audio_adc_ctrl.v # 音频 ADC 采样控制 │ │ └── audio_pack.v # 音频帧封装 │ ├── mux/ │ │ ├── ts_mux.v # 视音频时分复用 │ │ └── frame_gen.v # 帧头/帧尾生成 │ ├── serdes/ │ │ ├── serdes_tx.v # 并串转换发送 │ │ ├── serdes_rx.v # 串并转换接收 │ │ └── encoding_8b10b.v # 8b/10b 编解码 │ └── common/ │ ├── clk_gen.v # 时钟分频/倍频 │ └── reset_sync.v # 复位同步 ├── sim/ │ ├── tb_top_tx.v # 发送端测试平台 │ └── tb_top_rx.v # 接收端测试平台 ├── constraints/ │ ├── pin_tx.xdc # 发送端引脚约束 │ └── pin_rx.xdc # 接收端引脚约束 ├── scripts/ │ ├── build.tcl # 综合实现脚本 │ └── program.tcl # 下载脚本 └── doc/ └── register_map.xlsx # 寄存器映射表这个划分方式的好处是视频、音频、复用、串行四块互不干扰改视频采样率不用动音频代码。rtl/top下两个顶层分别对应发送板和接收板如果做双向传输通常会把两个顶层合并成一个top_duplex.v内部例化两套收发链路。2.2 技术选型为什么是 FPGA 加 8b/10b视音频光端机的核心矛盾是模拟视频带宽大、音频实时性要求高、光纤链路是串行的。用 FPGA 而不是专用编解码芯片原因在于采样时序和复用格式可以按现场需求改比如某路摄像头是 PAL 还是 NTSC音频采样是 48kHz 还是 44.1kHz改几个参数就行不用换板子。串行链路选 8b/10b 编码是行业里很成熟的做法。它把 8 位数据映射成 10 位保证直流平衡和足够的跳变沿接收端时钟恢复才稳。代价是 25% 的带宽开销但换来的是链路可靠性这笔账在光端机场景里划算。代码里encoding_8b10b.v通常是一张查找表加运行不一致性running disparity状态机下面会拆开讲。时钟方案上发送端一般用一个参考晶振经 MMCM/PLL 倍频出串行时钟和并行时钟接收端从串行数据里恢复时钟或者用光模块自带的 CDR 输出。这套代码里clk_gen.v负责前者接收侧如果光模块支持 CDR就直接用恢复时钟做并行域时钟跨时钟域处理集中在 FIFO 上。提示不同厂家的 FPGA 原语名字不一样Xilinx 是 MMCM、ISERDES、OSERDES其他平台对应 PLL、串并转换硬核。代码里如果看到MMCME2_ADV这类实例名换平台时要整体替换别只改参数。3. 核心链路拆解视频采样、音频封装与时分复用3.1 视频数字化与行缓存模拟视频进来先过 ADC输出 BT656 或 BT1120 时序。video_decoder.v的职责是把行同步、场同步、有效数据区分离出来写进 FIFO。关键点是视频时钟和系统时钟不同源必须用异步 FIFO 隔离。下面这段是行缓存写入的典型写法// video_fifo.v 片段视频数据跨时钟域写入 async_fifo #( .DATA_WIDTH (16), // YCbCr 4:2:2 每拍 16 位 .DEPTH (2048) // 至少缓存两行留余量 ) u_video_fifo ( .wr_clk (vid_clk), // 视频像素时钟来自 ADC .wr_en (vid_de), // 数据有效信号 .din ({vid_y, vid_c}),// 亮度色度拼接 .rd_clk (sys_clk), // 系统时钟100MHz 典型值 .rd_en (fifo_rd_en), .dout (fifo_dout), .full (fifo_full), .empty (fifo_empty) );DATA_WIDTH设 16 是因为 4:2:2 格式下每个像素时钟周期传一个亮度加一个色度。DEPTH取 2048 是按 720 像素一行、缓存两行再加突发余量估的实际项目里如果分辨率更高要往上加。wr_en直接接数据有效信号别接行同步否则会把消隐区也写进去接收端还原出来画面顶部会有黑边。FIFO 满的时候要有丢行策略常见做法是整行丢弃并置一个溢出标志位让上位机知道当前链路带宽不够。3.2 音频采样与帧封装音频链路相对简单ADC 按固定采样率出数据audio_adc_ctrl.v产生 I2S 或左对齐时序把采样值收进来。难点在封装音频数据量小但要求等间隔不能因为视频突发把音频挤掉。代码里通常给音频单独开一个小 FIFO复用器按固定节拍优先取音频。// audio_pack.v 片段把音频采样打成固定长度帧 localparam AUDIO_FRAME_LEN 64; // 每帧 64 个采样点 always (posedge sys_clk) begin if (aud_fifo_rd_en) begin aud_frame_data[aud_cnt*16 : 16] aud_fifo_dout; if (aud_cnt AUDIO_FRAME_LEN - 1) begin aud_cnt 0; aud_frame_vld 1b1; // 一帧凑满通知复用器 end else begin aud_cnt aud_cnt 1b1; end end else begin aud_frame_vld 1b0; end endAUDIO_FRAME_LEN决定音频帧的延迟和开销。取 64 时48kHz 采样下每帧约 1.33ms帧头开销占比很小同时延迟对讲场景也能接受。如果做专业音频传输这个值可以降到 16 甚至 8代价是帧头比例上升。aud_frame_vld是一个单周期脉冲复用器看到它就插入一个音频时隙这个握手信号千万别做成电平否则复用器会重复插入同一帧。3.3 时分复用与帧结构ts_mux.v是整个发送链路的中枢。它按固定帧结构把视频、音频、控制字排进同一个数据流。典型帧结构是帧头同步字→ 音频时隙 → 视频时隙 → 控制/状态字 → 帧尾校验。帧头用固定 pattern接收端靠它做字节对齐。// ts_mux.v 片段固定帧结构的时分复用 localparam SYNC_WORD 32hA5_5A_3C_C3; // 帧同步字接收端据此对齐 always (posedge sys_clk) begin case (mux_state) S_IDLE: if (frame_start) mux_state S_SYNC; S_SYNC: begin mux_dout SYNC_WORD; mux_state S_AUDIO; end S_AUDIO: begin mux_dout aud_frame_data[aud_idx]; if (aud_idx AUDIO_FRAME_LEN-1) mux_state S_VIDEO; end S_VIDEO: begin mux_dout video_fifo_dout; if (vid_cnt VIDEO_SLOT_LEN-1) mux_state S_CTRL; end S_CTRL: begin mux_dout {status_bits, ctrl_bits}; mux_state S_IDLE; end endcase endSYNC_WORD选 32 位是为了降低误同步概率接收端连续匹配到两次才认为对齐。VIDEO_SLOT_LEN要和视频 FIFO 的读出速率匹配如果设得比实际视频数据量大会插入无效填充设小了视频 FIFO 会溢出。这个参数我一般按「一行视频数据量 10% 余量」来定然后跑仿真看 FIFO 水位是否稳定。控制字里通常放链路状态、音频采样率标识、视频制式标识接收端据此配置输出时序。4. 串行收发与 8b/10b 编解码数据怎么上光纤4.1 8b/10b 编码实现8b/10b 的核心是一张映射表加运行不一致性管理。每个 8 位字节拆成低 5 位和高 3 位分别查 5b/6b 表和 3b/4b 表再根据当前 running disparity 决定用正表还是负表。代码里通常用 case 语句实现综合工具会自动推断成 LUT。// encoding_8b10b.v 片段低 5 位编码 运行不一致性更新 always (posedge clk) begin case (din[4:0]) 5b00000: code6 (disp_neg) ? 6b100111 : 6b011000; 5b00001: code6 (disp_neg) ? 6b011101 : 6b100010; // ... 其余 30 个码字省略 default: code6 6b000000; // 非法输入置错误码 endcase // running disparity 根据当前码字中 1 的个数更新 if (ones_count(code6) 3) disp_neg 1b0; else if (ones_count(code6) 3) disp_neg 1b1; enddisp_neg是运行不一致性状态初值一般设为负。ones_count统计码字里 1 的个数大于 3 表示正不平衡下一拍要选负表。这里有个容易翻车的点5b/6b 和 3b/4b 的 disparity 是分开更新的先更新 6b 的再算 4b 的顺序错了接收端解码会间歇性出错而且仿真不一定复现得上板用误码仪测。4.2 并串转换与光模块接口编码后的 10 位数据进 OSERDES 做并串转换输出差分信号驱动光模块。发送侧相对直接接收侧要处理字节对齐和 comma 检测。K28.5 是常用的 comma 码接收端在串行数据里找这个 pattern 来定帧边界。// serdes_rx.v 片段comma 检测与字节对齐 always (posedge rx_clk) begin if (rx_data 10b0011111010) begin // K28.5 正极性 comma comma_detected 1b1; align_offset bit_cnt; // 记录对齐偏移 end if (comma_detected align_done) begin aligned_data rx_data_shifted; // 按偏移重排字节 end endrx_clk来自光模块 CDR 或本地恢复时钟bit_cnt是串行位计数。comma 检测到之后不能立刻切对齐要连续确认几次否则噪声会触发误对齐。align_offset记录的是当前 bit 在 10 位窗口里的位置重排时按这个偏移做桶形移位。这段逻辑上板前一定要在仿真里注入错位数据验证我见过对齐状态机少写一个复位分支上电后偶发锁不住查了两天才定位到。4.3 接收端还原链路接收端是发送端的逆过程串并转换 → 8b/10b 解码 → 帧同步 → 解复用 → 视频 FIFO 和音频 FIFO → 输出时序生成。视频输出要重新生成行场同步音频输出要按 I2S 时序推给 DAC。解复用状态机靠SYNC_WORD对齐对齐后按固定偏移取各时隙。这里的关键是容错如果连续多帧同步字对不上要重新进入搜索态而不是死等。5. 避坑与排查上板前必须过的几道坎5.1 视频画面撕裂或顶部黑边现象接收端画面正常但顶部有一条黑边或者快速运动画面出现横向撕裂。原因通常是视频 FIFO 写入时把消隐区数据也写进去了或者读写时钟域切换时行边界没对齐。解决检查wr_en是否只接数据有效信号FIFO 深度是否够缓存完整一行跨时钟域部分确认异步 FIFO 的读写指针格雷码转换没问题。撕裂还可能是复用器视频时隙长度和实际行数据不匹配跑仿真看 FIFO 水位曲线稳定不爬升才算过。5.2 音频断续或爆音现象音频每隔几秒断一下或者有咔哒声。原因多半是音频 FIFO 欠载复用器取音频时 FIFO 空了读出了无效数据。解决给音频 FIFO 设一个水位阈值低于阈值时复用器插入静音帧而不是读空 FIFO同时检查音频采样时钟和系统时钟的频偏长期运行下频偏累积会导致周期性欠载必要时加一个小的弹性缓冲。5.3 链路偶发误码现象跑几小时出现一次画面花屏或音频杂音重启恢复。原因可能是 8b/10b 的 running disparity 更新顺序有误或者接收端 comma 对齐在特定数据模式下失锁。解决用误码测试模式发送端发 PRBS 序列长时间跑统计误码率检查编解码模块的 disparity 状态机复位值是否一致收发两端初值不同会导致启动阶段误码。光模块供电和差分走线阻抗也要查硬件问题软件查不出来。5.4 综合后时序不收敛现象综合实现报建立时间违例集中在跨时钟域路径或串行接口附近。原因通常是异步 FIFO 的格雷码指针没加ASYNC_REG属性或者 OSERDES 的输出时钟约束写错。解决给跨时钟域寄存器加综合属性防止被优化检查约束文件里串行时钟的周期和相位关系create_clock和create_generated_clock别混用。时序报告里违例路径逐条看别只看总数。注意上板调试时先跑内环发送端直接环回接收端确认编解码和复用逻辑没问题再接光模块跑外环。内环能过、外环不过问题基本在光模块配置或光纤链路别在 FPGA 代码里死磕。6. 二次开发改采样率、加通道与验证方法这套代码最常见的改造需求有三个换视频制式、改音频采样率、加传输通道。换制式主要动video_decoder.v的时序参数和VIDEO_SLOT_LENPAL 转 NTSC 时行数和行周期都变FIFO 深度要重算。改音频采样率动AUDIO_FRAME_LEN和 ADC 配置寄存器注意帧长变化后复用器的时隙分配要同步改否则音频和视频抢带宽。加通道的做法是把ts_mux.v里的单音频时隙扩成多时隙帧结构里给每路音频分配固定偏移接收端按偏移解出这个改动量不大但帧头要加通道数标识方便上位机识别。验证方法我习惯分三层走。第一层纯仿真用sim/tb_top_tx.v灌测试图案视频用彩条、音频用正弦波看复用后的数据流帧结构对不对。第二层内环上板发送端 TX 直接接接收端 RX跑长时间误码统计。第三层外环加光模块用光功率计确认发送光功率在模块规格内再用误码仪或上位机统计误码。三层都过再交付能挡掉大部分低级问题。改造点涉及文件关键参数验证重点视频制式切换video_decoder.v, ts_mux.vVIDEO_SLOT_LENFIFO 水位、行同步对齐音频采样率audio_adc_ctrl.v, audio_pack.vAUDIO_FRAME_LEN欠载、频偏累积增加通道ts_mux.v, 帧结构定义时隙偏移表帧头标识、解复用偏移换 FPGA 平台serdes_tx/rx.v, clk_gen.v原语实例名时序约束、OSERDES 配置有个血泪教训改完参数一定要把仿真测试平台一起改我有次只改了 RTL 没改 tb 里的期望帧长仿真报错以为是逻辑问题查了半天发现是测试平台还在按旧帧长比对。从那以后我每次动帧结构参数都强制先把 tb 里的 localparam 同步一遍再跑。希望帮到你。本文还有配套的精品资源点击获取