搞射频芯片的同行对LNA、PA、Mixer这些模块都很熟但提到AFD很多人会愣一下。AFD在业内最常见的解读是Active Frequency Divider也就是有源分频器。它在毫米波锁相环、高速时钟链路里的地位非常尴尬——离了它VCO动辄20GHz以上的输出根本降不到鉴相器能处理的频率可它本身又不像PA那样自带光环设计文档里往往只有几页规格表剩下的全得自己趟。这篇文章就按我实际趟过的路径来写从系统指标反推AFD该干什么到电路结构怎么选、版图哪里容易翻车再到流片回来拿频谱仪测灵敏度曲线的那些坑。适合刚接手分频器设计的研究生或初级工程师也适合想快速把整个设计流程串起来的老手。1. AFD到底解决什么问题从系统链路反推分频器定位1.1 有源分频器的三种实现路线静态、注入锁定、再生式设计任何模块之前先搞清楚它在这个系统里不可替代的地方在哪里。频率综合器里需要分频的痛点很明确参考时钟通常是几十兆赫兹而毫米波VCO输出是几十吉赫兹中间差了三个数量级。你可以用数字计数器分频但标准CMOS逻辑在20GHz以上根本翻转不过来就算勉强工作功耗和噪声也一塌糊涂。有源分频器就是专门为这种高频环境设计的。AFD内部实现路线主要有三条。第一是CML静态分频器本质是电流模逻辑搭的D触发器把输出反相接到输入实现÷2。这是最稳妥、最常用的结构工作频率能做得很高占空比特性好设计方法成熟。代价是静态功耗偏大需要恒定的尾电流。第二是注入锁定分频器核心是一个工作在期望输出频率附近的振荡器把输入信号当作注入源拽着振荡器跑。这种结构能跑到上百GHz功耗很低但锁定范围天然很窄可能只有几个百分点工艺角一变就容易锁不住。第三是再生式分频器也叫Miller分频器靠混频和反馈环路实现奇数分频。它的频率上限很高但环路增益和相位条件的设计余量很小工程上用得相对少。三条路线没有绝对的优劣取决于你第一级分频要怼多高的频率。下面这张表是我做选型时常用的对照结构类型最高工作频率锁定范围功耗相位噪声设计难度CML静态中高工艺相关一般可达输入频率数十GHz宽天然覆盖中等偏高优噪声贡献小低注入锁定极高可达100GHz窄通常10%低锁定时噪声低失锁边缘恶化高再生式高中等受环路条件限制低中等高1.2 一条真实链路中的AFD指标反推只说概念不够拿一个真实的例子来算。假设你在做一颗24GHz频段的雷达锁相环VCO输出频率范围是22~26GHz鉴相器工作频率上限只有100MHz左右。那你需要分频比至少是220到260这显然不是一级AFD能干完的通常的方案是AFD做第一级÷2后面接一颗多模分频器MMD把频率一路降下去。那么这个AFD的指标就很好反推了输入频率范围22~26GHz对应VCO输出范围还要留一点裕量覆盖工艺角所以设计目标定20~28GHz比较稳妥。分频比固定÷2输出频率就是11~13GHz。输入灵敏度VCO输出经过缓冲器和匹配网络送到分频器信号强度取决于链路预算。假设缓冲器输出能提供0dBm左右那AFD的输入灵敏度至少要优于-10dBm留10dB余量。输出摆幅要给后级MMD提供足够的电压摆幅。MMD是数字电路为主通常要求单端摆幅不低于200mV且在共模电平上不能太飘。功耗整颗PLL的功耗预算可能就几十毫瓦AFD作为第一级目标尽量压在10mW以内。电源电压和温度按0.8~1.0V供电、-40~85℃工作范围来设计。这组指标做完你会发现一个事实其实AFD单独拿出来看指标并不苛刻。真正的难点在组合约束——既要输入频率能到28GHz以上又要锁定范围覆盖整个VCO调谐区间还要在FF/SS工艺角下都不失锁最后功耗还得低。这意味着你的选型和设计必须一次到位没有试错空间。1.3 为什么不让整个分频链全用数字电路很多刚接触的人会问既然后面都是数字分频为什么不用纯数字触发器一路分到底原因有两个。第一是速度。标准CMOS D触发器在先进工艺下也就做到10GHz量级到了20GHz以上触发器的建立保持时间、内部节点充放电完全跟不上电路直接不翻转。你可以用超宽管子强行提速度但功耗会失控而且时钟缓冲树带来的抖动会直接污染相位噪声。第二是灵敏度。VCO输出是一个正弦信号幅度不大数字触发器需要的是满摆幅方波。中间必须有一段电路负责把正弦变成方波、把小信号变成大信号这个职责天然落在前端AFD身上。AFD内部是电流模逻辑天然对正弦输入友好不需要输入信号达到满摆幅就能正确翻转。所以AFD的本质其实是模拟域和数字域之间的高频接口。你把它当作一个射频放大器加一个限幅器的复合体去理解后面的设计思路就顺了。2. 设计指标拆解与工艺/结构选型先做减法再画电路2.1 指标清单与典型数值画电路之前先把指标表列全。做AFD项目时我最常用的一份检查清单是这样的指标项典型目标值说明输入频率范围VCO调谐范围 20%裕量必须覆盖所有工艺角下的实际频率输入灵敏度≤ -10dBm定义为能稳定分频的最小输入功率输出频率输入频率/2固定分频比场景下输出摆幅≥ 200mV单端或400mV差分需与后级MMD输入要求匹配功耗≤ 10mW核心缓冲取决于PLL总功耗预算相位噪声贡献明显低于分频器理论小信号噪声理想分频器噪声为输入相噪-6dB/倍频程电源电压0.8~1.0V先进工艺下低压供电常见ESD等级HBM ≥ 1kV芯片级基本要求工作温度-40~85℃车载/工业场景另加要求注意输出摆幅≥200mV这个指标强烈依赖后级打什么。如果是片内MMD距离近、无长走线200mV就够如果是跨芯片送给另一颗独立芯片那要留到400mV以上并且要考虑50Ω驱动能力。这一点最容易在系统对接时爆雷我后面测试部分会再提。2.2 结构与工艺选型逻辑指标表列完接下来是选结构。我的决策逻辑很直接第一步看输入频率上限。如果目标在40GHz以上CML静态分频器在多数工艺下已经吃力直接考虑注入锁定分频器做第一级再用CML做第二级扩展锁定范围。如果目标在20~40GHzCML静态是首选频率、功耗、锁定范围综合最平衡。如果在10GHz以下TSPC动态逻辑甚至标准CMOS触发器都可以功耗还能做得极低。第二步看工艺。先进工艺节点22nm FDSOI、16nm FinFET、7nm等对高频设计有三个关键红利晶体管fT高寄生电容小VDD低。但代价是电源电压低导致输出摆幅压缩以及衬底耦合更敏感——FinFET器件的衬底效应和后端寄生对版图极其敏感。相对成熟的65nm或40nm做20GHz以下分频完全够用而且成本低、仿得准。我的原则是满足频率需求的前提下工艺越成熟越好别为了先进而先进。第三步看功耗预算。如果PLL总功耗限制在20mW而AFD吃了10mW后面VCO、缓冲器、MMD就不用做了。这种情况下即使频率没到极限也要认真考虑注入锁定方案因为功耗可能只是CML方案的1/3。但代价是锁定范围收窄你要评估VCO调谐范围能不能被锁定范围盖住。2.3 关键权衡速度、功耗、灵敏度的三角关系这三个指标互相拉扯是整个设计的核心矛盾。速度由什么决定CML分频器里主要限制因子是负载电阻和负载电容形成的时间常数τRL·CL。要提速度要么减小RL输出摆幅变低要么减小CL管子面积变小驱动能力下降。功耗方面尾电流源决定单端输出摆幅摆幅I_tail·RL而功耗I_tail·VDD。固定VDD和摆幅后增大RL能降低I_tail和功耗但RL太大又被速度限制住。灵敏度则是另一个维度。输入端差分对要想在很小的输入信号下正确切换输入管的过驱动电压必须足够小——意思就是管子工作点逼近弱反型但是如果你为了灵敏度把输入管尺寸做得特别大栅电容又反过来拖累速度。这三角关系没有任何一方可以只赢不输设计过程本质上是在做在给定功耗和频率下把灵敏度做到最优的优化。我个人的经验是用速度余量作为约束锚点。比如目标输入频率24GHzCML核心输出频率12GHz每个半周期约42ps让锁存器完成状态翻转。如果仿真中翻转时间只用了15ps那剩下的27ps就是速度余量。这个余量够大时就可以适当增大RL、调小尾电流去换功耗或者增大输入管尺寸去换灵敏度。余量不足时反过来牺牲功耗保速度。RTL设计师喜欢问时序收敛了吗模拟这边其实也一样只不过收敛条件更模糊需要你自己盯住。3. 核心电路实现CML ÷2分频器的设计细节3.1 主从触发器结构的电流模逻辑原理如果你决定走CML路线最核心的电路就是主从D触发器构成的÷2。原理不复杂两个电流模锁存器级联主锁存器在时钟高电平时采样输入信号从锁存器在时钟低电平时锁存并从输出送回反相端。因为输出是输入的反相延迟半周期每两个输入周期输出才变化一次就完成了÷2。变压器耦合之后核心其实就是四个管子输入差分对和交叉耦合锁存对再配上尾电流源和负载电阻。关键设计点有两个。第一是负载电阻RL的取值。它同时决定输出摆幅和速度。给定尾电流I_tail单端输出摆幅大约是I_tail·RL的一半。假设1.0V电源尾电流1.5mARL取300Ω单端摆幅就是1.5mA×300Ω/2225mV差分摆幅450mV。负载电容估算为后级和自身管子的寄生和比如2.5fF那么τ300Ω×2.5fF0.75ps对应特征频率理论上超过200GHz。当然这是理想估算真实后仿要打不少折扣但这个数量级说明24GHz输入对CML来说不是极限你还有余量去优化其他指标。第二是交叉耦合锁存对的尺寸。这个对管决定锁存器的保持能力尺寸太小保持不住太大又增加寄生电容。我的做法是先把输入对尺寸定下来再逐步扫描锁存管宽度找到保持时间足够且寄生增加最小的点。通常锁存管会做得比输入管略小。3.2 输入级匹配与灵敏度设计CML核心本身是差分输入但测试时信号源通常是单端50Ω输出接GSG探针。这意味着芯片焊盘处需要设计输入匹配和单端转差分。高频下我一般用balun或片上变压器来做单端转差分同时兼顾匹配。灵敏度怎么算简化模型里CML差分输入管需要输入的差分信号幅度至少大于过驱动电压和失调电压之和才能保证尾电流完全切换。过驱动电压由工作点决定失调电压来自工艺失配通常估算在5~10mV量级3σ所以理论上几十mV的输入摆幅就应该能工作。但实际灵敏度远比这个差原因在于输入级之前还有ESD、pad寄生、匹配网络损耗。一个输入焊盘的寄生电容在20GHz下可能造成2~3dB损耗ESD二极管再吃掉一些真正到管子栅极的信号可能只有焊盘处的60%~70%。所以灵敏度指标最好在焊盘处定义并且设计时预留至少6dB裕量。测试时如果发现灵敏度比仿真差5dB以上先查pad寄生和ESD结构八成是这里。3.3 输出buffer与后级接口分频核心输出信号很纯净但驱动能力很弱必须加输出缓冲器才能带得动后级MMD。CML输出buffer和后级接口是设计中最容易忽视、但在集成时最头疼的一环。如果后级也是CML电平那简单同种电平匹配只要保证摆幅和共模对齐。如果后级是CMOS数字门你需要一个CML-to-CMOS转换器。这个转换器设计要点有两个第一是共模电平适配CML输出共模通常在VDD-RL·I_tail/2附近这个电平不在CMOS反相器的翻转阈值上贸然直接接会一直输出高或一直输出低第二是转换器要有足够的增益和带宽把差分小摆幅信号放大成满摆幅方波同时不引入太大的抖动。我习惯在转换器输出加两级反相器整形确保占空比回到50%附近。分频器在奇偶半个周期之间天然有一点不对称宽禁带缓冲器可以帮助修正。3.4 偏置与上电时序的工程细节尾电流源需要偏置电压一般用简单的beta-multiplier自偏置电路产生不需要带隙基准那么高的精度。但有一个工程细节上电时序。如果VDD先上电、偏置还没建立CML核心可能进入一个未知状态输出没有固定相位甚至通过反馈闭锁在一个不振荡的状态。测试时经常遇到上电后输出频率乱跳多数不是核心坏了而是偏置建立时序不对。解决方法是加一个简单的启动电路上电时先把输出节点拉到已知状态或者用电源检测电路延迟释放偏置。另外一个常见做法是在测试板上下电后多等几秒再重新上电让芯片内部节点完全泄放。这个土办法在调试阶段非常有用别看不起它。4. 版图设计中的射频素养高频分频器为什么容易画飞4.1 对称性与匹配布置版图是AFD设计最容易翻车的地方。CML分频器的工作频率高对寄生极其敏感差分配对必须严格对称否则失调电压变大、灵敏度下降严重时锁定范围都会收缩。我画版图的规矩是差分输入对和交叉耦合对都做共质心布局并且放在同一块有源区里周围用地环包住。每个晶体管的源漏区面积尽量小因为每个额外fF的寄生都是高频性能的对头。金属走线方面差分信号线要等长、等距、走同一层成对屏蔽任何不对称都会变成共模噪声最后体现在相噪恶化上。4.2 电源地网络、去耦与衬底隔离CML是动态功耗器件电源电流不停地开关如果没有就近去耦电源会剧烈抖动。去耦电容要贴在分频器核心旁边用MOM电容或高密度MOS电容都行频率高起来之后过孔和引线电感也要在意——所以去耦电容离核心越近越好最好就在版图里包围核心区域。衬底隔离方面分频器输入输出都是高频强信号很容易通过衬底窜到片上其他模块。常见的做法是在关键模块周围打衬底保护环把信号管和敏感电路的衬底隔离开。如果工艺允许用深N阱隔离更好特别是FinFET工艺里衬底耦合比平面工艺更明显。我见过一个案例AFD和VCO放在同一颗芯片里AFD输出buffer的电源地和VCO的电源地共了结果分频谐波直接通过共用电源路串到VCO调谐端导致相位噪声异常。后来把两块电路的地物理分开、各自单独去耦问题才消失。布局上把电源地网络设计成树状分支、每个模块独立去耦是一件很值当的前期工作。4.3 输入输出走线与ESD高频性能的隐形杀手高频芯片上输入端焊盘到管子栅极之间的走线不是一根线那么轻巧——它在20GHz下是传输线、是电感、是谐振回路。走线太长会引入额外的感抗破坏输入匹配导致S11变差、灵敏度下降。我一般用共面波导或微带线结构控制这段走线阻抗并尽量缩短。ESD是另一个矛盾点。标准ESD二极管的寄生电容在20GHz下能轻松贡献100fF级别会让输入带宽严重退化几乎不可能做到高灵敏度。高频设计通常只能接受防人不防己的ESD等级用低寄生二极管或二极管串寄生机控制在几十fF同时把主ESD泄放路径藏在走线远端。测试时对待测芯片要特别小心先用手环接地、再用高阻探针确认没有电源短路再上信号。5. 从仿真到流片再到实测AFD项目全流程复盘5.1 前仿与corner分析别只看TTAFD有一个天然麻烦它必须在一个频率区间内可靠分频而这个区间在不同工艺角下会偏移。TT角的锁定范围可能完美覆盖设计目标但FF角下管子变快、SS角下管子变慢实际可用范围可能往高频或低频方向漂移。所以前仿一定要做完五个工艺角TT、FF、SS、FS、SF和-40、27、85三档温度的组合。我习惯把结果画成锁定范围 vs 输入功率的曲线族看所有corner下范围的重叠区间——这个重叠区间才是你真正能保证的性能。蒙特卡洛仿真虽然不能完全预测失配但对CML分频器很有参考价值尤其是平衡性和失调相关的灵敏度指标。如果蒙特卡洛后灵敏度标准差超过1dB该考虑加大输入管尺寸或优化摆幅。5.2 寄生提取与电磁仿真后仿为什么要留20%裕度版图完成后寄生提取会给你一个现实每个节点的寄生电容、电阻都是不想要的负担。CML分频器对负载电容的拖累已经讨论过后仿和pre-sim的差异很容易达到20%~30%。如果pre-sim频率余量只有10%后仿很可能直接失败。我的习惯是前仿阶段就预留20%以上的速度裕度这样后仿即使恶化也不会一步掉进失败区。输入匹配网络里的电感、走线、焊盘之间还会产生电磁耦合前仿根本看不见。当输入频率超过20GHz时我会对关键射频输入网络单独做电磁场仿真确认S参数和匹配频点没有偏移。别嫌麻烦我在一个项目上正是因为没做这一遍电磁仿真流片回来灵敏度差了6dB返工成本远高于仿真时间。电磁仿真时要格外注意金属厚度和过孔模型。很多PDK默认的粗略模型对高频损耗估计乐观了实测会发现匹配频点偏移、损耗比仿真大都是这些模型误差累积的结果。5.3 测试台架与灵敏度曲线测量一个容易被忽略的坑流片回来测试方法直接决定你能否正确评估AFD。标准测试台架是信号源提供输入正弦波经过GSG探针打到芯片输入焊盘输出用探针引出连到频谱仪看分频后的频谱。电源用低噪声线性电源DC探针单独供给。测灵敏度曲线是核心项目。操作方法是固定输入频率从高到低扫描输入功率记录输出还能正确分频的最小功率然后在不同频点重复扫描最终得到频率-最小输入功率曲线也就是所谓的灵敏度鱼眼图。这里有个容易被忽略的坑信号源输出功率和探针尖端实际功率不一样。探针、线缆、转接头都有损耗20GHz下随便就是2~3dB。如果拿信号源面板读数当实际值灵敏度数据会被系统性高估。正确做法是先用功率计在探针尖端校准或者至少用已知损耗的线缆做一次Through校准。我第一次测AFD时偷懒没校准最后灵敏度数据比设计值好了2dB看起来很漂亮但换一根线之后数据就对不上了白白多花了一天查原因。5.4 实测失锁/灵敏度不足的排查思路测试中最常见的问题是某个频点失锁或整体灵敏度不足。排查的顺序很重要别一上来就改设计。先看输入功率是否真的够。用前面校准好的数据回头确认探针尖端的真实功率排除测量系统问题。再看偏置电流实测值是否和设计值一致温度效应会让偏置漂移常温下就能显著偏离。然后看电源质量用示波器量一下芯片管脚的电源纹波尤其是输出切换时引入的毛刺这会影响灵敏度但不容易察觉。如果这些都正常把输出频谱调出来看输出是否是一个干净的单一谱线如果是两个相近的峰说明分频器在锁定边缘游移可能输入功率刚好压线或者频率接近锁定范围边缘。慢慢提高输入功率看峰值是否稳定收敛。最后才怀疑管子参数失配。如果后仿已经做了蒙特卡洛还差很远而且前面所有检查都通过那就要考虑版图寄生提取是否低估了某些关键节点。有一次我把输入匹配网络里的一个金属过孔链的寄生电阻没提干净后仿灵敏度看着不错实测差3dB后来单独提取那段走线的电磁模型才对上。这类问题没有捷径只能一层层剥。整个项目做完我的体会是AFD芯片设计的成败往往不在某个电路点子够不够新而在细节纪律——指标反推是不是严谨、corner覆盖是不是完整、版图寄生是不是抠得足够狠、测试校准是不是做到位。分频器不像PA那样追求极限功率也不像ADC那样追求极致信噪比它的宿命是稳定地完成一件事所以设计方法比设计灵感更重要。再分享一个工具层面的小技巧版本管理要提前做好。AFD的仿真脚本多、corner多、测试数据也多如果没有清晰的目录和文件命名规范到调试阶段找一份特定corner的仿真结果会非常痛苦。至少用目录区分日期和版本用表格记录每次重大改动对应的仿真结果和流片版本这个习惯能在项目后期帮你省下大量时间。AFD设计这摊事说难也难说透也就那么几层。做好系统反推、结构选型、版图细节、测试闭环这四件事你就能稳定交出可用的分频器。下次再看到VCO频率降不下来知道该找谁了。