带隙基准这种东西做模拟的人迟早要碰。它不复杂核心结构就那么几个器件但真要在片子上做到低噪声、低温度系数、低功耗还要在批量生产时扛住工艺漂移一套组合拳下来能让人改版两次才敢放心拿去流片。我见过不少项目数字模块跑得好好的偏偏在基准上翻了车——电源纹波串进去、低频噪声超标、上电瞬态出现简并点每个问题排查起来都极其耗费时间。这篇文章就把低噪声带隙基准的核心设计思路摊开讲一遍重点放在三件事噪声从哪里来、怎么从电路结构和器件选择上压下去、仿真和实测时最容易踩哪些坑。适合正在做BGR模块的设计工程师也适合准备做模拟IP集成、想搞清楚“为什么这颗基准芯片这么贵”的系统级工程师。1. 为什么低噪声BGR这么难“安静下来”1.1 从系统指标反推BGR噪声预算传感器读出电路、射频锁相环的电荷泵、精密ADC的基准源这些系统对带隙基准的要求往往不是“能出个1.2V就行”而是有一个完整的噪声预算。举个例子一颗16位的SAR ADC满量程输入是4.096VLSB对应约62.5μV。如果想让基准贡献的噪声控制在0.5个LSB以内BGR输出的积分噪声就不能超过约30μVrms。听起来好像也不是很严苛但注意这里的噪声通常是从0.1Hz到100kHz这个宽频带积分出来的而带隙基准在低频段的1/f噪声恰恰是重灾区很多不做处理的BGR输出噪声干到100μVrms以上一点都不奇怪。换算成功率谱密度就是在1kHz处可能还有几百nV/√Hz的水平。这里有个容易弄混的概念需要单独说清楚噪声指标有两种表达方式一种叫积分噪声单位是μVrms对应你关心的频带另一种叫功率谱密度PSD单位是nV/√Hz。设计时我会先在系统层面把积分噪声换算成功率谱密度的限值再分配到每一个噪声源上这样后面做电路设计时才能有的放矢。1.2 一个关键事实噪声主要不在带隙核心而在环路和电阻很多刚上手的人会下意识觉得基准最核心的PN结应该贡献了主要噪声但实际拆解噪声贡献占比后会发现真正的大头往往在两类地方一类是PTAT电流的温度补偿电阻另一类是运放的输入对管和负载。带隙核心中VBE管本身的等效噪声电压其实不高真正把噪声放大输送到输出端的是后面的电流镜和运放环路。所以设计低噪声BGR的第一原则是要压制的是整个环路的等效输入噪声而不只是某个采样管的热噪声。这个思路决定了后面的所有取舍。2. 带隙基准的温度补偿原理与噪声来源分解2.1 ΔVBE产生与PTAT特性先说基本原理后面所有噪声分析都要挂在这个结构上。带隙基准的核心是两个电压之和。双极晶体管基极-发射极电压VBE具有负温度系数大约在-1.8mV/°C到-2.1mV/°C之间而两个工作在不同电流密度下的三极管它们的VBE差值ΔVBE具有正温度系数与绝对温度成正比PTAT。只要把ΔVBE按合适的比例放大再与VBE相加就能得到近似零温度系数的参考电压。经典结构的输出 VREF VBE (1 R2/R1) × ΔVBE其中ΔVBE VT × ln(J1/J2)VT是热电压J1/J2是两个三极管发射极电流密度之比。温度系数抵消的精度取决于电阻比和面积比。但这个结构里有一个噪声放大器——(1 R2/R1)这个比值通常做到5到10倍也就是说ΔVBE采样点上的任何噪声都会被放大接近一个数量级。这是后面噪声分析的关键路径。2.2 噪声源清单哪些器件贡献了大部分噪声把BGR的噪声源列个清单按噪声贡献从大到小排通常是这样温度补偿电阻R2以及与R2并联的电流镜输出阻抗的热噪声噪声带宽受限于主极点。运算放大器输入对的闪烁噪声和热噪声它们以等效输入噪声的形式通过环路的噪声增益施加到输出。电流镜管的沟道热噪声尤其是PMOS电流镜在长沟道器件中1/f噪声也不可忽视。VBE采样管自身的热噪声这部分相对小但在极低噪声指标下要算进预算。启动电路和偏置网络偶尔引入的额外噪声——这个很多人忘掉在后面单独讲。有一个容易被忽略的传递关系输出参考电压的噪声谱 各噪声源到输出端的闭环传递函数模平方之和。因为带隙基准通常是一个负反馈环路噪声增益和信号增益并不相同。分析时不能只看带隙核心的噪声要把它当作一个反馈系统来写传递函数。2.3 简并点和环路稳定性对噪声的影响带隙基准有两个稳定工作点一个是正常工作的点另一个是零电流/零电压的简并点。启动电路负责把电路推出简并点启动完成后再关断或弱化。这个机制和噪声的关系在于如果启动电路残留的电流或参考路径没有完全断开会额外向主环路注入噪声更常见的问题发生在环路稳定性上——如果运放在反馈环路内出现过冲或振荡输出噪声会瞬间飙升而且这种噪声不是白噪声会带明显的峰。所以我的习惯是在设计带隙基准时先保证环路相位裕度在60度以上再做噪声优化。环路裕度不够所有的噪声仿真数据都没意义。3. 低频1/f噪声的源头抑制从器件到斩波3.1 输入对管设计尺寸、类型与电流密度低频段的闪烁噪声1/f噪声是BGR做到低噪声最大的拦路虎。闪烁噪声的等效输入电压大致满足 SV_1f KF / (W × L × Cox × f)面积越大1/f噪声越低。所以“低噪声BGR的运放输入对管面积巨大”这个现象不是夸张在0.18μm工艺下为了把1kHz处的等效输入噪声压到100nV/√Hz以内输入对管的W/L经常做到几百微米除以几微米。另一个务实的方案是换器件类型。如果用PMOS做输入对闪烁噪声通常比NMOS小这是因为PMOS的埋沟道结构降低了表面态俘获效应。实际项目中做低噪声BGR我一般优先选PMOS输入对同时让输入管工作在较低的电流密度——过高的电流密度会加剧热载流子效应导致闪烁噪声恶化。具体设计时还要注意一个细节输入对管的过驱动电压会影响等效跨导而等效输入噪声反比于跨导√gm。所以加大尾电流是有效的但代价是功耗。低功耗和低噪声在输入对这里直接冲突没有两全方案只能按指标定功耗预算。3.2 斩波稳定技术的噪声代价纹波与时钟馈通当闪烁噪声压不下去或者为了控制面积就需要上斩波chopper技术。原理上是把低频噪声调制到斩波频率附近再用低通滤波器去掉让基带内的等效噪声显著下降。这个技术用在BGR上效果很好能让输出噪声在0.1Hz到10Hz频段内做到几个μVrms的水平但代价是斩波时钟会在输出产生纹波。纹波有两个来源一个是斩波开关的电荷注入和时钟馈通另一个是输入失调经过调制后产生的高频方波分量。如果后续电路直接使用这个基准而没有滤波纹波会变成系统性的杂散比噪声本身更致命。解决思路一般是两种一是让斩波后的输出经过RC低通滤波把残余纹波衰减掉但这会增加建立时间二是在运放内部做纹波抵消电路检测并补偿失调相关的纹波。纹波抵消在高速高精度系统里更实用但设计复杂度高补偿精度受失配限制。3.3 斩波频率选择与残余纹波抑制斩波频率不能随意定。定高了开关损耗和时钟馈通增大定低了1/f噪声抑制不够。我通常在10kHz到100kHz之间选具体看系统的建立时间预算。斩波频率至少要比目标噪声带宽高5到10倍否则低通滤波器做不到干净的滤除。这里有一个经验值斩波后的残余失调可以做到1μV以下残余纹波在采用二阶RC滤波后通常能压在10μVpp以内。如果系统还不能接受那就要考虑BGR结构层面做预稳压或者将基准输出经过一级低带宽的缓冲器后再使用——缓冲器自身的噪声要在选型时单独核算。4. 热噪声与宽带噪声的实际控制手段4.1 电阻噪声的数学与工程折中温度补偿电阻R2的热噪声功率谱密度是4kTR。表面看电阻值越大噪声越大但BGR的功耗受限于电流输出端的噪声电压实际取决于流过电阻的电流和电阻值的乘积。做个定量分析假设PTAT电流为10μAR2取25kΩ这时R2上的压降为250mV。R2的热噪声在1kHz以内的积分噪声大概是 vn sqrt(4kTR × BW) ≈ sqrt(4 × 4.14e-21 × 25k × 1000) ≈ 0.64μVrms这个值单独看不吓人但如果增益系数是6倍等效到输出的噪声就是接近4μVrms在30μVrms的总预算里已经占掉八分之一了。为了降低这部分噪声需要降低R2阻值同时提高电流但这样功耗就是线性上升。工程上做折中时会先把R1/R2的比例定下来再在允许的功耗内选择尽可能小的绝对电阻值。此外电阻材料选择也有讲究在多晶硅电阻、扩散电阻和金属薄膜电阻中后者的1/f噪声通常更小但成本高。对高性能BGR建议至少不使用高阻多晶硅电阻来做噪声关键路径。4.2 运放带宽与闭环滤波降低宽带噪声还有一种不动大手术的办法压低运放的闭环带宽让输出端的宽带噪声被主极点滤除。BGR的带宽需求很低因为温度变化很慢输出只需要在毫秒级建立就够了。把运放的单位增益带宽从10MHz降到1MHz主极点从100kHz降到10kHz输出端积分噪声就会明显下降——前提是环路稳定。这里有个技巧把补偿电容做在运放的密勒积分点之外或者直接在输出端加一个大电容比如100pF量级到地既稳定环路又滤波。代价是芯片面积增加但相比斩波的复杂度加电容在很多场合还是更划算。要提醒的是输出电容不能加太大否则环路相位裕度可能反而变差尤其当输出端等效阻抗高时会形成低次极点与内部极点耦合诱发振荡。4.3 电源噪声抑制与PSRR低噪声BGR不仅要内部噪声低还必须在电源有纹波时保持输出平稳否则系统里数字电路开关带来的电源毛刺直接串到基准上前面做的噪声优化全部归零。BGR的PSRR电源抑制比在中低频段通常靠反馈环路压制频率高了以后环路增益下降PSRR急剧恶化。提升高频PSRR的主要手段是在BGR的供电端增加RC低通滤波或者做一个简单的LDO稳压给基准单独供电。另一种做法是在带隙核心的电流镜上增加共源共栅cascode结构把电源扰动对电流的影响压小同时注意cascode管的偏置噪声别喂到主信号路径。在电源干净这一点上版图层的承诺比电路层还重要后面单独说。5. 一个具体的设计实例0.18μm低噪声BGR从指标到收敛5.1 指标分解与架构选择我拿最近一个项目举例目标是输出1.25V温度系数小于10ppm/°C-40°C到125°C输出积分噪声小于30μVrms0.1Hz到100kHz静态电流小于50μA电源电压2.5V±10%。指标一出来先做架构判断50μA的总电流预算下核心尾电流取10μA已经偏紧输入对跨导不会太高噪声主要靠斩波来压。温度系数10ppm/°C要求电阻温度系数的匹配要好所以电阻用同种材料版图上做共质心布局。输出噪声30μVrms在白噪声主导的频段如果直接不加斩波输入对1/f噪声部分基本不可能达标所以这版直接用斩波。架构选型结果是经典带PMOS输入对运放的BGR结构加斩波调制输出用RC一阶滤波加缓冲级。5.2 偏置与环路参数的计算过程带隙核心的电流密度比定为8:1即两个三极管面积比1:8或者反过来这样ΔVBE约54mV。为了把VBE约0.6V到0.7V和ΔVBE组合出1.25V电阻比R2/R1做在7到9附近。选择PTAT电流20μAR1 VT×ln8 / I_PTAT ≈ 54mV / 20μA ≈ 2.7kΩR2 8个R1左右取21.6kΩ这时R2上的PTAT电压约为432mV。R2的热噪声在这个阻值下是主要贡献之一但在斩波将低频1/f噪声压掉后它反而是剩下的主导白噪声源因此阻值没有再放大。运放输入偏置电流也做了处理为了让三极管集电极电流不受运放偏置影响设计时给运放输入端加了一对同相和反相的高阻抗节点并保证输入对管工作在接近零输入失调的共模点附近——这个点让失调典型值做到0.5mV以内。5.3 仿真验证噪声、蒙特卡洛、温度扫描仿真阶段我做了三类验证第一交流噪声仿真在0.1Hz到100kHz积分目标小于30μVrms。斩波开启后仿真结果约为21μVrms其中电阻噪声占比约60%运放剩余闪烁噪声占比约25%其余是电流镜和缓冲器贡献。如果这个结果超了我下一步的动作会把R2阻值降20%同时电流提高10%重新看功耗与噪声的交换曲线。第二蒙特卡洛仿真把电阻失配、VBE失配和输入对失调按工艺库参数撒500个点看输出基准电压的分布。目标是3σ偏差小于±15mV温度系数的3σ小于15ppm/°C。这个环节经常暴露出电阻阻值中心和版图匹配的问题我一般会在版图前先跑一遍理想匹配版图下的MC确认电路本身没问题再去做版图。第三瞬态启动仿真上电从简并点启动确认启动时间在50μs内完成且启动过程中没有振荡或注入过大过冲。如果启动电路设计得不好上电瞬间基准会卡在低电压状态这个在仿真里看得很明显。6. 版图与实测中的噪声陷阱6.1 版图匹配与屏蔽低噪声BGR的版图要比普通模块更“洁癖”。首先电阻R1和R2必须做共质心交叉布局周围加一圈Dummy电阻减小刻蚀偏差和应力梯度带来的阻值比例偏差。温度系数指标是10ppm1%的电阻比例误差会直接吃掉好几个ppm所以版图失配直接等于性能损失。其次敏感节点——特别是运放输入和带隙输出电压节点——要避免与数字信号线长距离平行走线最好用保护环包一圈并接在干净的模拟地上。我曾经遇到一个案例输出噪声在10MHz处出现周期性尖峰查了半天是数字时钟走线从离基准输出40μm的地方穿过耦合电容给了一个pF的量级然后周期性扰动就串进来了。改走线后尖峰消失。再次电源走线要从焊盘到基准模块单独拉一条不要在数字模块的电源上直接取电。数字地弹造成的电源毛刺可以轻易超过基准自身噪声的几百倍。6.2 实测中的虚假噪声来源流片回来测试时最容易翻车的不是芯片本身而是测试环境带来的假噪声。示波器探头本身可能有几百μV底噪用10×衰减档会把这个底噪提高到mV级根本测不出BGR的真实噪声。正确做法是用高精度低噪声仪表放大器或者专用的噪声分析仪并配合极低噪声的线性电源供电。用开关电源给基准板供电等于自己用几十mV的纹波砸自己的脚。探棒接地线也要最短化长接地线的环路会像天线一样把实验室环境中的干扰捡进来。我习惯在测试板上走SMA连接地面用大面积铺铜基准芯片放在远离接口和开关电源的位置。还有一个容易被忽略的点基准输出到测试设备之间如果有长走线走线自身的电阻和电容会形成一个低通有可能把真实的高频噪声滤掉导致测试结果比实际“偏干净”——这虽然是好消息但会让你误判BGR在片内真实应用时的表现。最好的办法是在测试板上的输出点就近做缓冲后再把信号引到仪器端。这里顺便说一个关于量测的细节噪声不是只测一个固定频率的值就完事要分别看0.1Hz到10Hz的极低频噪声通常体现为缓慢漂移和闪烁噪声以及10Hz到100kHz的宽带噪声。前者用专门的低频噪声测试系统后者用频谱分析仪做PSD曲线。如果把这两段混在一起看得不到对设计有针对性的信息。6.3 斩波型BGR的实测纹波检查如果设计里面加了斩波实测时一定记得用高分辨率示波器测一下输出纹波。我遇到过在仿真中显示很干净的电路到实测时出现毫伏级周期性纹波原因是版图上斩波时钟线绕了太长与基准输出产生了耦合。把时钟线缩短、加屏蔽并远离输出走线后纹波从3mVpp降到了40μVpp。所以斩波时钟的版图布局不是细节问题是和主信号路径同等重要的关键路径。时钟线上尽量不跨敏感节点实在要跨就换层正交走线让耦合面积最小。7. 设计工具与评估方法的具体操作建议7.1 噪声贡献占比分析的正确打开方式现在的主流仿真器都支持噪声贡献列表但看这个列表的时候要留意它默认是“电流噪声”或者“等效输入噪声”视角不同工具呈现的侧重点不同。我在确认设计时一般不看单点频率的贡献而是跑完积分噪声后看每个器件对积分值的贡献占比这样才能看出来到底是谁在吃掉预算。另一个操作是固定某个器件的尺寸和偏置扫描另一个变量绘制出积分噪声随该变量的变化曲线。这种扫描曲线比单一仿真值直观得多比如扫描R2阻值从10k到50k就能画出噪声几乎随√R增长的趋势同时温度系数曲线也会变化两条曲线的交点附近往往就是最优工作点。7.2 蒙特卡洛仿真中的极端失配定位蒙特卡洛仿真结果差时不要只盯着均值要看是谁在极端散布点主导了偏差。我会把MC仿真的输出分布画出来再按分布两端各取几个样点回跑噪声和温漂仿真就能定位是哪一组电阻或者哪一对管子失配造成的灵敏度最高。这种分析还有个额外好处设计评审时能拿出数据说话告诉项目经理哪些指标是统计意义上的保证哪些只是典型值让决策有依据。7.3 建立时间与噪声的联合检查低噪声和高建立速度在BGR里也是一对矛盾设计完成后要做联合检查从冷启动到基准稳定到误差带的时间和输出积分噪声之间往往需要多次迭代。如果系统对启动时间敏感可以设计一个快速启动路径——用一个额外的强偏置电流让基准在初始阶段快速建立稳定后再切入低噪声低功耗的工作状态。这个快启动电路的噪声在瞬态结束后会从主环路断开不会污染最终噪声性能。8. 一些设计取舍的经验总结带隙基准设计回归本质就是在几组矛盾里找平衡。第一个矛盾是功耗和噪声。想要低噪声电流就必须够面积也必须够。没有功耗预算的“低噪声”是在耍流氓。如果系统总体功耗紧张我的建议是先保住低频噪声把成本最高的宽带噪声指标与后续LDO或滤波器分担。第二个矛盾是面积和噪声。低频噪声靠面积压但面积就意味着成本。当面积受限时斩波几乎是唯一出路但斩波又带来纹波和复杂度的代价。做架构选择时先问三个问题频带范围多宽建立时间多少允许的纹波多大这三条定下来斩波或者纯面积方案的选择就基本没有悬念了。第三个矛盾是匹配和温度系数。温度系数好不好一半取决于电路原理一半取决于电阻版本的匹配。温度和应力变化会改变电阻绝对值和匹配性能版图上再做一次共质心补偿是必须的这点永远不要节省。最后一点也是我一直坚持的惯例每个新项目不管架构多成熟流片前都要把噪声仿真、温度扫描、蒙特卡洛和上电瞬态四项仿真全部重跑一遍并且把结果和上一版对比任一参数明显退化都必须找到原因才能继续。带隙基准这种模块出问题都不是突然的都是在小幅漂移里累积出来的。能在仿真阶段抓住每一次细微退化流片后的意外就会少很多。