如果你第一次安装Cadence那套PCB工具大概率会被软件列表吓一跳OrCAD、Capture、PSpice、Allegro、Sigrity一串名字长得像一家人但每个是干嘛的根本搞不清楚。这篇内容就把这块最常见的困惑讲透——Cadence的PCB设计方向核心就是三大软件组合OrCAD负责原理图设计与仿真Allegro负责PCB布局布线Sigrity负责信号与电源完整性验证。搞明白这三者怎么分工、怎么协作你等于掌握了一张完整的电路板开发地图。无论你是准备转硬件的初学者还是已经在画板的工程师想补前端仿真或后端验证的短板都值得把这条链路完整看一遍。1. 先搞明白Cadence的PCB方向为什么是三件套1.1 一块电路板要过四道关Cadence正好对应四个软件很多人对PCB设计的第一印象是画线把元件放上板面按连接关系把铜线连起来出Gerber文件完事。这个理解在简单小板上够用但在稍微正经一点的项目里很容易翻车。一块电路板能不能可靠工作其实取决于四个层级的正确性电路逻辑正确、电路在参数波动下依然稳定、物理布局布线合理、高速信号与供电在实际板子上达标。Cadence这套组合的巧妙之处就是让每个层级都有明确的责任软件。用盖房子来类比更好懂Capture是画建筑设计图让你知道每个房间在哪、门窗怎么开PSpice是按图纸做结构验算看这根梁能不能承受住重量Allegro是施工队按图砌墙、走管道Sigrity则是竣工前的仪器检测实测房间的隔音、采光到底行不行。房子能盖起来不难但每道环节有没有认真做决定的是最终质量和返工成本。1.2 四个软件的岗位分工表下表把三件套的岗位划分列出来这也是理解它们之间关系最快的入口软件所处阶段核心工作典型产出OrCAD Capture原理图阶段画原理图、管理元件库、生成网表网表、BOM、原理图PDFOrCAD PSpice仿真验证阶段模拟电路在不同条件下的行为仿真波形、分析报告Allegro布局布线阶段PCB Layout、约束规则、制造文件Gerber、坐标文件、叠层图Sigrity信号/电源验证阶段信号完整性、电源完整性、EMC分析眼图、阻抗曲线、IR Drop报告可能有人会问市面上单点的原理图工具、仿真工具、布线工具都不少为什么大家愿意用一整套Cadence原因在于链路。Capture画完的网表可以直接喂给Allegro元件连接信息、约束规则不丢Allegro做完的板子可以一键导出模型交给Sigrity分析Sigrity发现问题后回到Allegro修改再重新提取验证。设计—验证—修正的闭环在一个体系里完成省掉的是不同工具之间倒格式、对坐标、重新建立规则的巨大工作量。这一点只有把工具组合起来用的人才感受得到。2. OrCAD的核心构成Capture画原理图PSpice做仿真2.1 Capture不止是画方块它管理的是设计源头很多初学者觉得Capture就是个画原理图的工具画完出网表就完事了。实际上Capture在整个工具链里的角色可以总结为设计的源头因为后面Allegro里的一切都是从这张原理图派生出来的。Capture真正值得花时间掌握的是它的层级化设计能力和元件库管理。层级化设计的意思是一个复杂的板卡可以拆成顶层模块、子页面、可复用模块每个子模块单独维护顶层通过页面连接符和总线连接起来。这样做的好处是多人协作时互不干扰改一个子模块也不会影响其他部分。元件库管理这块更关键Capture的symbol库要和Allegro的封装库建立映射关系。也就是说原理图里放一个电阻符号必须能对应到Allegro里某个具体的封装和对应的焊盘。映射关系建不建直接决定后面导入网表时是顺利还是崩。还有一件事容易忽略网络命名规范。Capture里习惯用统一的电源网络名、全局网络名比如把某个电压域的电源统一命名、把所有地的网络统一命名。好的命名习惯会让网表干净、BOM整洁也让仿真和后端分析不容易误判网络归属。我在实际项目里见过不少因为网络命名混乱导致后端约束规则挂错网络的例子看起来是小问题查起来特别费时间。2.2 PSpice在投板前把隐患掐掉PSpice是SPICE体系里相当成熟的模拟仿真器核心价值在于花小钱省大钱——在一块板子真正投出去生产之前先把电路行为验证一遍。它的常用分析类型需要记清楚DC工作点分析查看电路静态工作点确认每个引脚电压、电流是否在预期范围瞬态分析Transient观察上电瞬间、开关切换瞬间的波形看有没有过冲、振铃、缓慢建立的问题AC分析看幅频特性和相频特性很适合滤波器、反馈环路的稳定性评估参数扫描和Monte Carlo分析扫描元件容差、温度变化看电路在最坏条件下是否还能工作。跑一次典型PSpice仿真并不复杂在Capture里画好仿真电路给输入加一个激励源比如阶跃或正弦信号选择合适的分析类型设置仿真时间或频率范围点运行然后在波形窗口里查看结果。整个流程和画普通原理图非常接近PSpice仿真电路和普通原理图可以分开放也可以用专门仿真工程来管理。初学者最大的坎通常是模型从哪里来。我的建议是优先找厂商提供的PSpice模型找不到就用行为级模型或理想模型先估趋势别因为模型不全而放弃仿真。仿真的目的不是让波形和实测完全一致而是尽早暴露出趋势性问题——比如电路带宽不够、某个节点电压超出容忍范围。趋势对了仿真就值了。2.3 前端做完到底交付什么Capture PSpice这一阶段的最终交付物是网表连接关系、BOM物料清单、约束规则如果有定义的话以及经过验证的仿真结论。这些恰恰是Allegro开工的全部输入。网表决定元件放哪几个、引脚怎么连BOM决定封装选型约束规则决定走线怎么约束。所以前端糊弄一下后端就得花十倍的力气来弥补。3. AllegroLayout主战场拉开差距的是约束规则3.1 开工之前三件事必须做扎实Allegro是整个工具链里面向物理世界的主战场所有仿真验证得出来的设计意图最终都要通过它变成一块真实的板子。这块工具的上手曲线比较陡但真正难的不是操作而是流程上的三个前置工作。第一件事是网表导入。从Capture导出的网表加载进Allegro时一定要仔细检查有没有缺封装、有没有引脚映射失败。常见报错是某个元件在看得到的库里没有对应footprint或者元件的引脚数和封装焊盘数对不上。这一步出错后面所有工作等于白做。第二件事是板框、叠层和阻抗目标。板框决定板子的物理边界叠层决定信号层、电源层、地层的排列和介质厚度阻抗目标则直接影响高速差分线和单端线的线宽线距。很多新手跳过叠层设计直接画线到了DRC阶段才发现阻抗根本没达到要求只能整体推翻重来。第三件事是宏观约束规则的策略性预定义。在摆放和布线之前先把关键网络的间距、线宽、过孔类型做一个整体规划。这样做的好处是后面布线过程始终在规则框架内进行而不是布完再倒回去补规则。3.2 Constraint Manager约束规则就是板子的交通规则Allegro的Constraint Manager是很多人低估的核心模块。可以把它理解成给板上每一根铜线制定的交通规则线与线之间最少保持多少距离间距约束、一根线该走多宽物理约束、两组信号之间要等长多少等长约束、差分对必须保持什么样的间距与长度匹配差分约束。没有这些规则板子能连通和能稳定工作之间横着一条巨大的鸿沟。约束规则的应用层级是从宽到窄的先对所有网络设定一个通用规则再对特定网络类别比如时钟、差分、总线单独设置更严格的规则最后对某个具体网络做定制。实际项目中DDR总线组的等长约束、高速差分对的阻抗控制都是在Constraint Manager里完成配置的。规则设得细不细是区分初级Layout工程师和资深Layout工程师的重要分水岭。3.3 布线、铺铜、DRC一次完整Layout的节奏布局阶段的原则是按功能分区。把连接器、电源、高速接口、模拟电路先划分到板面不同区域再根据机械限制逐个摆放。Allegro提供了交互摆放、对齐、按参考位号摆放这些功能效率都够用。真正需要耐心的是关键信号。布线阶段我的做法是关键信号优先。时钟线、高速差分线、敏感模拟信号最优先走先把他们的路径和保护间距固定下来再处理常规信号。Allegro的交互布线支持推挤、绕线、自动拐角这些辅助能力手工布高速线时速度可以很快。这里要特别提醒跨分割平面问题信号尽量保持在同一参考平面上走线避免跨分割因为跨分割会导致回流路径被切断引发明显的信号质量问题。铺铜阶段重点处理电源和地。一般会让GND平面尽量完整电源网络按照电流需求设计铺铜宽度信号过孔和铺铜连接处用到热焊盘thermal relief以方便焊接。铺铜之后一定还要再看一遍DRC特别关注死铜、间距违规这些细节。DRC全名叫Design Rule Check分为动态和静态两种动态DRC一边画一边报错静态DRC是最终交付前的一次全面体检。优秀的习惯是交付前让DRC归零或者每条未解决的违规都有明确的解释和记录绝不能稀里糊涂带着错误往下走。4. SigritySI/PI分析给高速板兜底4.1 什么时候绕不开Sigrity很多人把DRC通过等同于设计完成这是一个误区。DRC验证的是几何规则和连接规则比如线距够不够、有没有断线。但它回答不了物理场层面的问题这条走线的阻抗突变会不会造成信号反射高速信号的时序余量够不够某些芯片脚上的电源电压在瞬态负载下会不会跌破阈值这些问题集中出现在高速接口和复杂供电设计的板卡上。比如DDR内存总线、PCIe、USB3这类信号速率上到几百Mbps甚至Gbps级别的接口信号波形受走线长度、过孔、参考面、耦合的显著影响板上任何一个不经意的stub或参考面断裂都可能让眼图闭合。又比如整板功耗大、某些电源网络电流密度高IR Drop分析必须做否则芯片在瞬间大电流下工作不稳。所以只要你的项目涉及高速信号或者复杂电源Sigrity就是绕不开的环节。4.2 一次典型SI检查是怎么跑的Sigrity的分析流程大致分四步。第一步是从Allegro拿到板级几何模型包括叠层、走线、过孔、元件摆放第二步是抽取目标网络的模型典型结果是宽带SPICE模型或者S参数模型第三步是配置激励源和负载条件比如给发射端加一个符合接口协议的码型第四步是运行仿真并查看结果。时域反射TDR分析是快速定位阻抗突变的好工具。仿真激励产生一个阶跃信号在走线上传播遇到阻抗变化就会产生反射从反射波形能直观看到哪个位置阻抗偏低、哪个位置有stub。眼图分析则更适合评估整体信号质量把大量随机码型跑过通道叠加出眼图看开口高度、宽度、抖动是否满足接口规范。PI分析端到端流程类似但关注对象从信号变成了电源网络。IR Drop扫描会告诉你每个关键芯片供电引脚的电压和理想值差多少去耦电容分析会告诉你当前电容摆放和数量能不能满足瞬态电流需求。这些分析跑完报告里会直接列出问题网络和改进建议拿回Allegro改起来方向非常明确。4.3 Sigrity和Allegro的DRC不是替代关系要说清楚Sigrity和普通DRC的边界DRC找的是明显违反规则的设计Sigrity找的是规则没违例但物理上仍然有问题的设计。前者像查酒驾测你有没有超标准后者像做风洞实验看车子在真实气流下稳不稳。两者互补缺一不可。一个高端板卡项目里先靠Allegro保证DRC干净再靠Sigrity保障信号和供电质量这是比较成熟的工程节奏。5. 三套工具的数据流转网表、封装库、叠层怎么打通5.1 数据在工具间是怎么流过去的Cadence这套东西能用起来最值钱的是数据链路是通的。Capture产生的网表可以直接导入Allegro元件和连接信息完整保留。要做到这一点前置条件是建好库映射Capture里的每个symbol都要对应Allegro里的footprint。对应关系通常在创建元件的时候就已经定义导入网表时Allegro根据元件名自动找封装。从Allegro到Sigrity的链路同样直接。Sigrity读取板级设计文件时自动带上叠层、走线、过孔、铺铜这些物理信息分析模型不需要从头重建。叠层参数在Allegro里定义得越准确Sigrity提取模型就越接近真实板子。这也是为什么叠层设计不能拍脑袋乱填介质介电常数、铜厚、绿油厚度这些参数会直接进入后续仿真计算。5.2 流程里最常断的三个点第一是库映射不全。原理图里用了某个元件但Allegro封装库里没有对应footprint网表导入直接报错。这种问题几乎每个新人都遇到解决办法就是从建库第一天开始建立symbol、footprint、规格书三位一体的管理习惯不要让库处于缺胳膊少腿的状态。第二是单位混用。原理图、封装、板框文件里mil和mm混着用尺寸差一个数量级都是可能的。我的习惯是全流程统一单位Allegro里板框绘制和叠层参数全部用同一套单位体系导入导出的配置文件里也要检查单位设置。第三是约束规则没有同步。Capture里定义过的电气约束导入Allegro时如果没有正确映射后端完全不知道前端对等长、间距的要求。结果就是板子布完了规则才被发现丢了只能返工。正确的做法是前端把约束随网表一起导出后端导入时逐项核对约束表。6. 新手选型与上手顺序别一上来就死磕Allegro6.1 按需求选择工具组合虽然标题讲的是三件套但实际项目里不是所有人都要一次性全上。只做低速、简单板卡的人OrCAD Capture加Allegro就够Sigrity可以后面再接触做电源或模拟电路验证的人Capture加PSpice的仿真能力反而比Layout更优先做高速数字板卡才是三件套全部发力的场景。建议按项目需求推进不要为了学全套而盲目铺开。还有一点值得提醒OrCAD产品线里也包含了PCB Designer这意味着在某些情况下只靠OrCAD也能从原理图一路做到PCB。但对于按PCB设计方向深入的人来说Allegro才是那个真正的主力工具尽早建立对Allegro工作流的熟悉度比在工具外围打转重要得多。6.2 我推荐的上手顺序和几个习惯如果让我给新人排一个路径大概是这样的先拿OrCAD Capture画一张2到5个芯片的简单原理图把元件库、网络命名、层级设计这些基本操作过一遍再用PSpice把其中一个电源或滤波电路做一次仿真建立起仿真波形能反映电路问题的感觉然后理解网表概念学习Capture和Allegro之间的库映射导入网表做一次完整的前后端衔接接着在Allegro里完成同一块板子的布局、布线、铺铜、DRC直到出Gerber最后有条件的话把这块板子的模型丢进Sigrity运行一次SI分析亲眼看看阻抗突变和眼图长什么样。这一个闭环走通比看十遍教程都管用。再补充几个我实际踩过的坑一不要一上来就追求背快捷键先把为什么要这么做搞清楚快捷键是熟能生巧的事二不要跳过约束规则设置等线布完再补规则等于整体重做三不要觉得仿真可有可无哪怕只跑一次PSpice也会让你对设计方案有信心得多四每个软件都建立自己的标准工程模板把叠层、规则、库映射这些重复配置固化下来换项目时直接套用能省出大量时间。我个人用下来的体会是Cadence这套工具的价值从来不是某一个软件多强大而是流程闭合以后带来的确定性——你改动一个元件网表、约束、仿真、后端能跟着联动整个团队在同一个体系里协作。学的时候也别追求短期掌握全部功能先把Capture到Allegro这条主线跑顺再往PSpice和Sigrity两端扩展。等哪一天你能让一块板子从原理图一路顺畅走到仿真验证回头再看这个三件套的概括会觉得它准确得不能再准确了。