1. 从“27校招数字电路笔试”这个标题能读出什么“景嘉微27校招-数字电路工程师笔试”这个标题信息量其实比表面看起来大得多。它至少透露了三层信号第一这是一家做GPU和图形显控芯片的IC设计公司数字电路岗的笔试不会只是本科教材里那些理想化的题目第二27校招意味着面向2027届毕业生时间线大概在2026年暑期到秋季竞争烈度逐年递增第三笔试这个环节本身就说明简历筛选之后有一道硬门槛过不了就没有面试机会。我当年准备IC设计岗笔试的时候最大的感受是学校考试和公司笔试之间的鸿沟比想象中大得多。学校考的是“你知不知道”公司考的是“你能不能在设计里用对”。数字电路这门课本科阶段通常在大二学到校招时已经隔了两三年很多人的知识停留在“卡诺图化简”和“触发器波形”的层面但公司笔试会直接问你setup/hold time的违例怎么修、跨时钟域为什么要用握手而不是打两拍、低功耗设计里clock gating和power gating的区别是什么。所以这篇内容我想从“一个真正做过IC前端设计的人”的视角把数字电路工程师笔试这件事拆开来讲。不管你是正在准备27校招还是提前一年想摸清方向下面这些内容应该都能帮你少走一些弯路。核心关键词就几个数字电路基础、时序分析、跨时钟域、低功耗、Verilog可综合、笔试真题逻辑。我会尽量把每个知识点背后的“为什么”讲清楚而不是只丢一堆结论让你背。2. 数字电路笔试到底在考什么从本科知识到工程思维的跨越2.1 笔试题目背后的三层能力模型很多人拿到笔试通知就开始刷题但刷了几套之后发现题目类型好像很散一会儿是CMOS门电路画法一会儿是Verilog代码找bug一会儿又是时序路径计算。看起来没有章法其实背后有一个清晰的能力模型。第一层是基础概念层。这部分和学校考试重合度最高比如MOS管的开关特性、组合逻辑和时序逻辑的区别、锁存器和触发器的差异、建立时间和保持时间的定义。但公司笔试不会只让你背定义它会给你一个具体电路让你判断这个电路能不能正常工作。比如给你一个由传输门构成的锁存器问你时钟高电平期间输入变化会不会导致输出跟着变——这就是在考你对“电平敏感”和“边沿敏感”的本质理解。第二层是设计实现层。这部分是学校考试很少涉及的。典型题目包括用Verilog写一个三分频电路要求占空比50%用最少的门实现一个序列检测器给定一个状态机描述写出状态转移表和输出逻辑。这类题目考的是你能不能把需求翻译成可综合的RTL代码而不是写一个只能仿真的testbench。第三层是工程分析层。这是区分“学过数字电路”和“做过数字电路设计”的关键。题目可能给你一条时序路径包含组合逻辑延迟、时钟偏斜、触发器建立时间让你算最高工作频率也可能给你一个跨时钟域的信号问你直接打两拍有没有风险。这类题目没有标准答案需要你根据具体参数做判断考的是工程直觉。三层能力在笔试中的占比根据我的经验大概是基础概念30%、设计实现40%、工程分析30%。很多人挂笔试不是因为基础概念不会而是因为设计实现和工程分析部分完全没有训练过。2.2 为什么公司笔试和学校考试差距这么大学校考试的目标是检验你是否掌握了课程知识所以题目通常有唯一正确答案参数给得刚刚好不会出现“需要查手册”的情况。公司笔试的目标是筛选出能干活的人所以题目会故意留一些模糊地带看你会不会做合理假设。举个例子。学校考时序逻辑可能会给你一个D触发器的输入波形和时钟波形让你画出输出波形。公司笔试可能会给你一段Verilog代码里面有两个always块一个用posedge clk一个用negedge clk然后问你这段代码综合出来会不会有问题。前者考的是波形绘制能力后者考的是你对“同一信号被两个不同时钟边沿驱动”这个设计禁忌的敏感度。再比如跨时钟域。学校可能只讲“用两级触发器同步”但公司笔试会追问如果是从快时钟域到慢时钟域打两拍还够吗如果信号是一个多比特总线打两拍能保证数据一致性吗这些问题在教材里往往一笔带过但在实际设计中天天遇到。所以准备笔试的正确姿势不是把教材再翻一遍而是找一些真实的笔试题看看自己卡在哪一层。如果基础概念没问题就重点补设计实现和工程分析如果连触发器建立时间都说不清楚那就先回去把基础打牢。2.3 从27校招时间线倒推准备节奏27校招的笔试通常集中在2026年7月到9月也就是说如果你现在是大三或者研二距离笔试还有大概半年到一年。这个时间说长不长说短不短关键看你怎么分配。我的建议是分三个阶段。第一阶段用两个月把数字电路的核心知识点过一遍重点不是背而是理解每个概念的物理意义。比如setup time为什么存在因为触发器内部需要时间让数据稳定下来时钟边沿到来之前数据必须稳定足够长的时间。理解了这个你就不需要死记“setup time是时钟边沿之前数据必须稳定的时间”。第二阶段用两个月做专项训练。找一些IC设计公司的笔试真题按知识点分类做。比如今天专门做跨时钟域的题明天专门做低功耗的题。做完之后不要只看答案要问自己这道题考的是哪个知识点我为什么做错了是概念不清还是思路不对第三阶段用一个月做模拟套题控制时间模拟真实笔试环境。这一步的目的是训练做题节奏避免在考场上因为时间分配不合理而丢分。3. 时序分析类题目笔试里最容易拉开差距的部分3.1 建立时间和保持时间的计算题怎么破时序分析几乎是数字电路笔试的必考内容而建立时间和保持时间的计算又是其中的重中之重。这类题目通常给你一条路径包含发起触发器、组合逻辑、捕获触发器然后给你时钟周期、时钟偏斜、触发器参数让你判断是否满足时序要求。先回顾一下基本公式。建立时间检查数据到达捕获触发器的时间必须早于时钟边沿到来后保持时间窗口开始的时间。用公式表示就是T_clk T_skew T_co T_logic T_setup其中T_clk是时钟周期T_skew是时钟偏斜捕获时钟减去发起时钟的延迟差T_co是发起触发器的时钟到输出延迟T_logic是组合逻辑延迟T_setup是捕获触发器的建立时间。保持时间检查数据在时钟边沿之后必须保持足够长的时间不能太快到达。公式是T_co T_logic T_hold T_skew注意这里的T_skew方向保持时间检查里如果捕获时钟比发起时钟晚到反而更容易违例。笔试里常见的坑是题目给的T_skew可能是正也可能是负你要根据定义判断方向。另外有些题目会给你时钟树上的缓冲器延迟让你自己算T_skew。这时候要记住T_skew等于捕获时钟路径延迟减去发起时钟路径延迟。我当年做这类题的时候习惯先画一条时间轴把时钟边沿、数据到达时间、建立时间窗口都标出来然后一目了然。比死记公式靠谱得多。3.2 时钟偏斜和抖动对时序的影响时钟偏斜和抖动经常被混为一谈但它们在时序分析里的作用完全不同。偏斜是确定性的由时钟树的不平衡引起比如捕获触发器的时钟路径比发起触发器多经过两个缓冲器就会产生固定的延迟差。抖动是随机性的由时钟源本身的相位噪声引起表现为时钟边沿在理想位置附近随机波动。在笔试里偏斜通常直接给你数值让你代入公式计算。抖动则可能以“时钟不确定度”的形式出现你需要把它从时钟周期里减掉。比如时钟周期是10ns抖动是0.2ns那么有效的时序预算就是9.8ns。有一个容易忽略的点偏斜对建立时间和保持时间的影响是相反的。正偏斜捕获时钟晚到有利于建立时间但不利于保持时间负偏斜捕获时钟早到有利于保持时间但不利于建立时间。所以修时序的时候不能只盯着一个方向调。实际设计中时钟树综合的目标就是把偏斜控制在合理范围内通常要求小于时钟周期的5%到10%。笔试里如果问你“偏斜多大算合理”你可以从这个经验值出发回答。3.3 多周期路径和伪路径的识别多周期路径和伪路径是时序约束里的概念但笔试也经常考。多周期路径是指两个触发器之间的组合逻辑延迟太大一个时钟周期不够用需要多个周期才能完成计算。比如一个32位乘法器组合逻辑延迟可能达到8ns而时钟周期只有5ns这时候就需要设置多周期路径约束告诉时序分析工具“这条路径允许两个周期”。伪路径是指逻辑上不可能发生的路径比如由模式选择信号控制的互斥路径。在时序分析时如果不把伪路径排除工具会报告大量虚假违例干扰真正的时序问题。笔试里常见的问法是给你一个电路图问你哪些路径需要设置多周期约束哪些是伪路径。判断多周期路径的关键是看数据是否需要多个周期才能稳定判断伪路径的关键是看路径是否被模式信号屏蔽。这里有一个实操经验伪路径的设置一定要谨慎因为一旦设错真正的时序违例就会被掩盖。我见过一个项目因为把一条实际会工作的路径设成了伪路径结果流片后功能异常排查了很久才发现是约束写错了。4. 跨时钟域处理笔试必考面试也逃不掉4.1 单比特信号同步打两拍真的够吗“打两拍”几乎是跨时钟域同步的代名词但很多人只知道要打两拍不知道为什么要打两拍也不知道打两拍有什么前提条件。打两拍的目的是降低亚稳态传播的概率。当信号从快时钟域传到慢时钟域时如果信号变化刚好发生在慢时钟的建立保持窗口内捕获触发器可能进入亚稳态输出一个既不是0也不是1的中间电平。这个中间电平如果直接传给下游逻辑会导致功能错误。打两拍就是让第一级触发器的亚稳态有足够的时间衰减到稳定值第二级触发器再采样时就能得到确定的值。但打两拍有两个前提。第一信号必须是单比特的多比特信号打两拍不能保证各比特同时稳定可能导致数据不一致。第二信号在慢时钟域必须能被采样到如果快时钟域的信号脉冲太窄慢时钟可能完全采不到。笔试里经常考的一个变体是如果从慢时钟域到快时钟域打两拍还够吗答案是够的但要注意信号在快时钟域会被采样多次如果下游逻辑对脉冲边沿敏感可能需要做边沿检测。4.2 多比特信号跨时钟域握手、异步FIFO和格雷码多比特信号跨时钟域是笔试里区分度很高的题目。直接打两拍肯定不行因为各比特的路径延迟不同可能导致采样到的数据是多个旧值和新值的混合。常见的解决方案有三种。第一种是握手协议用请求和应答信号控制数据传输确保数据稳定后再采样。握手协议的优点是可靠缺点是吞吐率低每次传输需要多个时钟周期。第二种是异步FIFO用双端口RAM和读写指针实现数据缓冲适合大数据量传输。异步FIFO的关键是读写指针要用格雷码编码因为格雷码相邻值只有一位变化跨时钟域采样时最多只有一位不确定不会导致指针跳变。第三种是格雷码直接编码适合计数器这类连续变化的信号。笔试里如果问你“为什么异步FIFO的指针要用格雷码”你要能答出二进制码在跨时钟域时可能多位同时变化采样结果可能是任意值格雷码只有一位变化采样结果要么是旧值要么是新值不会出现中间态。4.3 跨时钟域题目的常见陷阱跨时钟域题目里有很多陷阱稍不注意就会掉进去。第一个陷阱是复位信号的跨时钟域。很多人只关注数据信号的同步忘了复位信号也需要同步。异步复位如果不做同步释放可能导致不同触发器在不同的时钟周期退出复位状态机进入非法状态。第二个陷阱是使能信号的跨时钟域。如果使能信号和數據信号来自同一个时钟域但使能信号没有同步就直接使用可能导致数据在无效周期被采样。第三个陷阱是跨时钟域路径的时序约束。很多人以为跨时钟域路径不需要做时序约束其实不然。虽然跨时钟域路径不需要满足建立保持时间但需要设置false path或者max delay防止工具过度优化导致路径延迟过大。我在实际项目中遇到过一个问题一个跨时钟域信号没有设置false path综合工具为了满足时序插入了一堆缓冲器结果路径延迟变得很大虽然功能没问题但面积和功耗都上去了。后来加了false path约束问题才解决。5. 低功耗设计从笔试考点到实际项目5.1 动态功耗和静态功耗的来源低功耗设计在笔试里的比重逐年增加因为芯片的功耗问题越来越突出。功耗分为动态功耗和静态功耗两部分。动态功耗包括翻转功耗和短路功耗翻转功耗是电路翻转时对负载电容充放电消耗的能量公式是PαCV²f其中α是翻转率C是负载电容V是电源电压f是时钟频率。短路功耗是输入信号在翻转过程中PMOS和NMOS同时导通瞬间形成的短路电流消耗。静态功耗主要是漏电流功耗包括亚阈值漏电、栅氧漏电和结漏电。随着工艺节点越来越小静态功耗的占比越来越高。在先进工艺下静态功耗甚至可能超过动态功耗。笔试里常见的问法是给你一个电路问你哪些措施可以降低功耗。降低动态功耗的方法包括降低电源电压、降低时钟频率、减少翻转率比如clock gating、减小负载电容。降低静态功耗的方法包括使用高阈值电压器件、power gating、体偏置技术。5.2 Clock Gating和Power Gating的区别与实现Clock gating和power gating是两种最常用的低功耗技术但它们的原理和适用场景完全不同。Clock gating是通过关断时钟来减少翻转功耗。具体做法是在时钟路径上插入一个与门或者或门用使能信号控制时钟是否翻转。当模块不工作时使能信号为低时钟被关断触发器不翻转动态功耗降为零。Clock gating的优点是响应快关断和开启只需要一个时钟周期缺点是不能降低静态功耗因为电源还在供电。Power gating是通过关断电源来降低静态功耗。具体做法是在电源和模块之间插入一个开关晶体管当模块不工作时开关管关断模块的电源被切断漏电流路径被切断。Power gating的优点是能同时降低动态和静态功耗缺点是需要额外的电源开关控制逻辑而且关断后模块的状态会丢失需要做状态保持。笔试里如果问你“什么时候用clock gating什么时候用power gating”你可以这样回答如果模块需要频繁开关且对唤醒时间敏感用clock gating如果模块长时间不工作且对功耗要求极高用power gating。5.3 低功耗设计在笔试中的典型问法低功耗题目在笔试里通常不会考得太深但会考得很具体。比如给你一段Verilog代码问你这段代码综合后会不会产生不必要的翻转。如果代码里用了if-else但没写else分支综合工具可能会推断出锁存器锁存器在使能无效时保持原值不会翻转反而比触发器省功耗。但如果代码里用了always (posedge clk)且没有使能控制触发器每个周期都翻转功耗就高。再比如题目可能给你一个计数器问你如何降低它的功耗。答案可以是用clock gating在计数器不工作时关断时钟或者用格雷码编码减少翻转位数。还有一个常见的考点是操作数隔离。在组合逻辑的输入端加与门当模块不工作时与门输出固定为0防止输入信号的变化传播到组合逻辑内部减少不必要的翻转。6. Verilog可综合代码笔试里最容易丢分的细节6.1 阻塞赋值和非阻塞赋值的本质区别阻塞赋值和非阻塞赋值是Verilog里最基础也最容易出错的概念。阻塞赋值用执行时立即计算右边表达式的值并赋给左边后面的语句要等这条语句执行完才执行。非阻塞赋值用执行时先计算右边表达式的值但赋值要等到当前时间步结束时才生效。在时序逻辑里必须用非阻塞赋值。因为时序逻辑是并行执行的如果用阻塞赋值仿真结果会依赖于语句顺序和实际硬件行为不符。在组合逻辑里用阻塞赋值。因为组合逻辑是顺序执行的用阻塞赋值可以保证仿真结果和硬件行为一致。笔试里常见的坑是给你一段代码里面时序逻辑用了阻塞赋值问你仿真结果和综合结果是否一致。答案是不一致。仿真时因为阻塞赋值的顺序执行特性可能得到正确结果但综合后触发器是并行更新的实际行为可能不同。我见过一个更隐蔽的坑在同一个always块里混用阻塞和非阻塞赋值。这种代码仿真时可能没问题但综合后行为不确定属于必须避免的写法。6.2 锁存器推断为什么你的代码综合出了latch锁存器推断是笔试里非常常见的考点。很多人在写组合逻辑时if-else没有写全或者case语句没有default分支综合工具就会推断出锁存器。锁存器的问题是它对毛刺敏感时序分析困难而且在FPGA里资源利用率低。避免锁存器的方法很简单在组合逻辑的always块里确保所有输入组合下输出都有明确赋值。具体做法是在always块开头给所有输出赋默认值然后再根据条件修改。比如always (*) begin out 1b0; // 默认值 if (sel) out a; else out b; end这样即使if-else不完整也不会推断出锁存器。但要注意有些情况下锁存器是有意为之的比如在低功耗设计里用锁存器做数据保持。这时候需要在代码里明确注释并且确保时序约束正确。6.3 状态机写法的笔试评分标准状态机是数字电路笔试里的大题通常要求写出状态转移图、状态转移表和Verilog代码。评分标准一般包括状态定义是否清晰、状态转移是否完整、输出逻辑是否正确、代码风格是否规范。状态机有三种写法一段式、两段式、三段式。一段式是把状态转移和输出逻辑写在同一个always块里代码紧凑但容易出错。两段式是把状态转移和输出逻辑分开一个always块管状态转移一个always块管输出。三段式是在两段式的基础上把输出逻辑再分为组合输出和时序输出。笔试里推荐用两段式或三段式因为代码可读性好综合结果也更可控。一段式虽然代码短但调试困难而且容易因为阻塞赋值和非阻塞赋值混用导致问题。还有一个细节状态编码用二进制还是独热码二进制编码用的触发器少但组合逻辑复杂独热码用的触发器多但组合逻辑简单速度快。笔试里如果没有特别要求用二进制编码就行但要知道独热码的适用场景。7. 笔试之外的准备那些没人告诉你但很重要的事7.1 如何从笔试题目反推公司的技术栈笔试题目往往能反映公司的技术方向。如果题目里大量出现低功耗设计说明公司对功耗敏感可能是做移动端芯片或者物联网芯片。如果题目里大量出现跨时钟域和异步FIFO说明公司有多个时钟域的设计可能是SoC或者复杂IP。如果题目里大量出现时序分析和约束说明公司对时序收敛要求高可能是高频设计。景嘉微做GPU和图形显控芯片这类芯片的特点是并行度高、时钟频率高、功耗敏感。所以笔试里时序分析和低功耗的题目占比可能会比较大。准备的时候可以有所侧重。另外笔试题目里如果出现了某个特定的协议或者接口比如AXI、DDR、PCIe说明公司可能在做相关的设计。即使笔试不考面试也可能问到提前了解一下没坏处。7.2 时间分配和答题策略笔试的时间通常很紧比如两小时做二十道题平均每题只有六分钟。但题目难度不均匀有些题可能两分钟就能做完有些题可能需要十五分钟。所以时间分配很重要。我的策略是先扫一遍所有题目把题目分成三类——一眼就会的、需要想一想的、完全没思路的。先做第一类确保拿到基础分再做第二类争取多拿分最后做第三类能写多少写多少。对于计算题如果算到一半发现数字很怪比如除不尽或者结果明显不合理不要慌先检查公式有没有用错。如果时间不够把公式写上去也能拿步骤分。对于设计题如果一时想不出最优解先写一个能工作的版本再考虑优化。笔试评分通常按点给分写对一部分就有分。7.3 笔试后的复盘比笔试本身更重要很多人笔试完就扔了这是最大的浪费。笔试后的复盘价值甚至超过笔试本身。因为笔试题目反映了公司的技术需求你做错的题目反映了你的知识盲区。我的做法是笔试结束后趁记忆还新鲜把题目和我的答案默写下来然后查资料验证。做错的题目分析是概念不清还是思路不对做对的题目看看有没有更优解。这样一轮下来收获比做十套模拟题还大。如果笔试通过了复盘的内容可以直接用在面试准备上。如果笔试没通过复盘的内容可以帮你找到差距为下一次做准备。8. 一些零散但有用的经验关于参考书很多人推荐《数字设计原理与实践》和《CMOS超大规模集成电路设计》。这两本确实经典但篇幅太大不适合短期突击。如果时间紧可以看《数字集成电路电路、系统与设计》的时序和低功耗章节这两章和笔试关联度最高。关于刷题不要只刷一家公司的题。不同公司的笔试风格不同有的偏基础有的偏设计有的偏分析。多刷几家能帮你建立更全面的知识体系。关于Verilog语法笔试里不会考太偏的语法但可综合子集必须熟练掌握。特别是always块、赋值语句、条件语句、循环语句的可综合写法以及哪些写法会导致综合出意想不到的电路。关于心态笔试只是筛选环节过了不代表一定能拿offer没过也不代表没有机会。有些公司笔试权重低简历和面试更重要。所以不要把全部精力放在笔试上项目经历和基础知识同样重要。最后说一个我自己的教训。我当年准备笔试的时候花了很多时间背概念但实际设计题做得很少。结果笔试里遇到一个状态机的题目概念都懂但写代码的时候发现状态转移总是漏掉一些情况。后来我才明白数字电路设计是一门实践性很强的技能光看书不写代码永远学不会。所以如果你时间有限宁可少背几个概念也要多写几段Verilog代码多画几个状态转移图。