最近经常有人拿着112G PAM4的调试报告问我为什么回波损耗S11看起来已经压在指标线以内但实际眼图和误码还是不稳芯片厂商那边一句“ERL不过”就把问题打回来了。ERL就是有效回波损耗Effective Return Loss在112G和56G PAM4这类高速串行链路里它比经典频域S11更能反映真实损伤。这篇文章我想把它讲透它到底是什么、为什么在PAM4时代这么关键、怎么测怎么算、以及ERL不过的时候怎么排查。适合正在做PCB互连设计、信号完整性仿真、高速背板调试或者被“ERL”这个词折磨过的硬件工程师参考。1. 为什么PAM4链路需要单独盯住ERL1.1 NRZ时代那一套S11判据为什么不够用在10G、25G甚至部分56G的NRZ链路里回波损耗指标基本就是看S11。判断方式很简单把被测通道的Sdd11曲线拿出来在所有关心的频率范围内保证回波损耗大于某一条频域模板个别频点突刺压线通常可以通过接收端的均衡去补偿。NRZ的信号有两个电平眼高相对大判决裕量宽反射造成的幅度塌陷容忍度比较高所以S11最差频点达标大概率整条链路不会因为回波出大问题。到了112G PAM4情况完全不同。PAM4把一个符号周期里塞进四个电平相邻电平之间的眼高只有传统NRZ的三分之一左右。信号幅度一变低反射带来的电压扰动就更容易直接把眼睛关小甚至闭上。再加上112G链路实际上跑的是56GBaud奈奎斯特频率已经到28GHz56G PAM4跑的是28GBaud奈奎斯特频率14GHz。频率越高通道损耗越大到达接收端的信号越小反射噪声的相对占比自然更加刺眼。这时候再看S11的频域模板就会发现它有一个明显的盲区S11只告诉你哪些频率点上反射强没有告诉你这些反射能量到底有多少落在接收机的关键判决区间里。NRZ时代我们可以赌均衡器扛得住PAM4时代余量太少不敢赌。1.2 ERL到底在“有效”什么ERL虽然也叫回波损耗但它不是简单把S11取平均或者只看最差频点。它强调的是“有效”二字反射能量中真正会对信号造成伤害的那部分。这里的“有效”可以理解成一个带权重的时域积累过程。信号从发送端注入到通道会在沿途每一个阻抗不连续点产生回波一路反射回接收端或发送端。反射波和主信号之间会有不同的时延有的反射落在当前符号的判定位置有的落在符号间干扰的位置有的因为时延太长已经不影响判决。ERL的做法是把这些反射按照时间窗口、频段权重、接收机均衡能力去筛选和归一化最终折算成单一边界参数。可以拿回声来类比你在一个大厅里喊一声如果反射出来的多个回声能量加起来很大别人听清你的话就困难哪怕其中某一个回声不是最大只要一堆中等强度回声叠加在一起照样能把主声音搅浑。ERL评的就是这堆回声的总伤害而不是只盯着最响的那一声。1.3 ERL与S11的本质区别S11是频域复数参数反映每一个频率点上的反射系数ERL是把S11转换到时域或者用频域加权积分之后得到的能量型指标。两者本质上共享同一个S参数信息但看问题的方式完全不同。对比项S11/回波损耗模板ERL有效回波损耗域频域时域加窗或频域加权积分关注对象每个频点的反射深度反射能量在有效窗口内的积累判据是否突破频域模板是否超过能量型阈值对均衡的考虑基本不考虑更贴近接收机能感知的损伤典型用途传统NRZ链路合规判断112G/56G PAM4链路设计与调试所以当有人说“S11达标但ERL不过”不是他在故弄玄虚而是S11的频域达标掩盖了反射能量集中叠在关键区间的风险。这也是后面所有测量和优化问题的出发点。2. ERL的定义、数学提取与S参数的换算2.1 从S参数到ERL的两个视角不同标准对ERL的形式定义会有差异但核心思想可以归纳成两种视角。第一种是频域积分视角把一定频段内的反射系数能量做积分再除以同频段的入射信号能量得到一个比值。第二种是时域窗口视角把S11变换到时域冲击响应在时间轴上只截取和信号反射相关的一段窗口然后计算窗内反射脉冲的总能量与入射脉冲能量的比值。实际工具里更常用第二种因为时域窗口能直观对应到物理位置。先用矢量网络分析仪或者仿真软件取到通道的4端口S参数再换算成混合模式下的Sdd11然后通过逆傅里叶变换得到时域反射响应。时域响应横轴是时间乘以等效传输速度再除以2就能换算出对应的物理距离。反射峰出现在哪个距离基本就能定位是哪一段互连造成的。需要注意ERL的具体计算公式在不同标准里会带权重函数和窗口参数有的是针对发送端回损有的是针对接收端回损。所以我下面给的是工程上常用的简化表达不是拿去和某一条标准逐位对齐的合规公式。简化写法是ERL -10×lg( P_ref / P_inc )ERA里面P_ref为有效窗口内反射能量P_inc为入射能量结果用正dB数表示。ERL越大说明反射能量越小链路越健康。2.2 典型提取流程拿到一个被测通道的S2P或S4P文件后我一般会在信号完整性工具里这样做第一步确认文件端口定义。端口1接发送端端口2接接收端差分对的两根线要对应清楚。第二步在工具里读取Sdd11。如果是4端口单端S参数先做混合模式转换。第三步做时域变换得到Sdd11的时域反射响应。第四步设置时间窗。窗口起点一般取主脉冲之后终点取到远端反射结束也可以按规范给出的具体窗口长度。第五步计算窗内反射能量与入射能量的比值换算成dB。第六步把得到的ERL和项目目标值对比预留设计裕量。这套流程不难但很考验设置窗口的经验。窗口开太短远端连接器的反射没有算进来窗口开太长会把一些和信号主路径无关的寄生模式或者夹具残余效应一起扫进来ERL反而会被冤枉地压低。2.3 为什么不能只看S11最差频点我调过的某项目模拟X里有个很典型的情况一条链路的Sdd11曲线在12GHz附近有一个-18dB的谐振尖刺如果按传统频域模板看这个尖刺确实压得比较深但那个频段的能量非常集中尖刺窄得几乎像一根针。时域转换之后一看反射能量在时间轴上却分散到好几个不同的位置每个峰都不高合成能量有限最终ERL反而还不错实际误码测下来也稳定。另一条链路正好相反Sdd11没有特别深的尖峰整条曲线都在-13dB到-15dB之间晃看着很匀称。但做时域窗口积分时这部分看起来很均衡的反射能量集中叠加到了一个很窄的时间范围内ERL直接掉到阈值以下误码测试也出现明显地板。这就是“平均看着没事有效积累出事”的典型场景。所以不要再用“S11最差频点是否压线”来安慰自己。PAM4链路的回波损失真正要看的是有多少能量实实在在砸进了判决区间。3. 112G/56G PAM4链路里哪些环节最影响ERL3.1 封装、引脚和芯片端互连的影响芯片封装是ERL问题的高发区。封装内部走线很短往往只有几个毫米到十几个毫米但在56GBaud下一个符号周期只有17.86ps电信号在PCB中的传输速度大约是每毫米6ps左右。这个距离已经不再是“短到可以忽略”的级别。封装引脚、微凸点、走线换层处的参考层挖空都会引入非常小但阻抗突变明显的反射源。尤其是芯片封装逃逸区package escape如果走线从间距很密的引脚区出来时宽度变化过大或者参考地孔布置不足会在时域响应前端形成密集的反射脉冲串。这些反射因为距离接收机很近时延很短很容易落在主脉冲之后的头几个符号区间内正好打在判决点上所以对ERL的伤害比对S11的伤害更直接。处理封装问题往往受限于芯片厂家给的模型。遇到ERL不过先看芯片封装模型里的引脚和走线段是否存在可优化的角度例如调整引脚区的参考地过孔密度、优化微带线到带状线过渡位置的线宽渐变。如果封装是固定的就只能从PCB侧的过孔、焊盘和参考层设计去补偿尽量减少额外的阻抗阶梯。3.2 PCB过孔、走线宽度变化和参考层切换的影响PCB上的过孔是ERL的主要贡献者之一。过孔本身不是均匀传输线从表层走线进入过孔再从过孔进入内层走线信号会经历一次立体结构的阻抗变化。残桩越长这种变化越会在某一个频率上形成谐振严重的时候会在奈奎斯特频率附近挖出一个深坑。在112G PAM4里28GHz奈奎斯特频率附近的坑是最要命的因为这一段的反射能量直接落在信号带内。我自己的经验是判断过孔的影响不能只看Sdd11有没有尖峰要把过孔区域的时域反射单独拉出来看。反射峰如果出现在距离差分对起点1到3毫米范围通常就是过孔区。解决办法包括背钻掉残桩、优化反焊盘尺寸、控制过孔孔径与焊盘的容性匹配、在过孔旁边补足回流地孔。回流地孔的作用经常被低估它是给返回电流提供低阻抗路径的路径一旦被切断等效电感就会变大反射自然上来。走线宽度渐变也是常见隐患。很多设计为了绕线等长会把走线在某个区域收窄比如从4mil收到3mil再变回4mil。如果这段渐变比较急促时域反射响应就会多出一个鼓包。在56GBaud信号下哪怕只是几个mil的长度变化都会在时延上对应到几个符号周期ERL很容易被拖跨。遇到等长绕线宁可增加回流地孔来补偿也不要缩短线宽去绕。3.3 连接器与电缆端接区的影响连接器是ERL问题的另一个重灾区。连接器的导体接触区、尾端压接区、塑胶体旁边的参考地挖空经常出现阻抗从标称100欧掉到85欧又弹回100欧的情况。这种局部凹陷会形成两个反射源一个在前面下降沿一个在后面上升沿。两个反射之间的距离取决于连接器接触区的物理长度在时域上会形成正负交替的反射脉冲。很多连接器厂家会给出连接器自身S参数但直接套用在最终链路上经常发现ERL对不上。原因是连接器在真实PCB上的焊盘、过孔和地平面切割和厂家参考设计不同。我踩过几次坑之后基本都会要求把连接器对应的足迹和安装区域PCB模型一起做仿真而不是只放一个连接器S参数文件上去。另外连接器测试时容易受接触状态影响。同一个连接器第一次插拔和第二次插拔测出来的ERL可能差0.5到1dB。排查ERL问题之前先把连接器重新插拔几次或者换一个全新连接器再测排除接触不良这种低级原因再说。3.4 快速定位反射来源的经验表做TDR或时域反射响应时我习惯先看反射峰对应到哪个距离段再决定改哪里。下面这张表不是严格公式只是工程上的快速定位参考反射峰出现位置最可能的环节主要对策参考面往芯片方向很短的距离封装引脚、芯片焊球优化封装模型调整PCB焊盘尺寸距离起点不到10mm过孔、表层到内层过渡背钻、反焊盘优化、补回流地孔10mm到20mm之间走线换层区、等长绕线放缓线宽渐变增加过孔过渡链路远端连接器、对方板卡焊盘检查连接器足迹和配合状态定位的关键是把横坐标从时间轴换算成距离轴。常见FR4材料中差分信号传输速度大约为6ps/mm往返要除以2。例如反射峰出现在时延40ps处那么物理距离大约是40÷6÷2约等于3.3毫米。用这个方法可以快速判断反射来自过孔区还是连接器区。4. 实操如何测量和提取ERL并让仿真与测试收敛4.1 测试仪器与校准准备112G PAM4链路要测到28GHz奈奎斯特频率再考虑高频反射对ERL的影响仪器的测量上限最好覆盖到50GHz以上。普通四端口VNA到20GHz或40GHz就够用50G NRZ但112G PAM4建议用更高频段的主网分至少保证S参数扫到40GHz以上否则时域变换的时间分辨率不够前面那组窄反射峰会被滤波抹平。校准方式上TRL校准通常比SOLT更适合DUT板级测量因为TRL能把参考面推到探针尖端或测试点把夹具和探针自身的反射分离掉。差分探针测量时要特别注意探针两臂的长度对称性两根探针不对称会在时域上引入共模成分导致Sdd11不准。还有一个经常忽略的准备测试前要把DUT板上用于探测的过孔和测试焊盘的影响考虑进去。如果是裸板回损验证可以在板上加专用测试结构也可以在仿真里加去嵌入模型。去嵌入做得干不干净直接决定你测出来的ERL能不能和仿真对得上。4.2 从测量S参数中提取ERL的操作序列测到S参数后我会按这个顺序处理把单端四端口S参数导入信号完整性工具选差分端口对。生成混合模式S参数提取Sdd11。使用时域分析功能把Sdd11变换为时域反射脉冲响应此时横轴显示时间和dB幅度。在反射脉冲上找到主脉冲结束点和后续反射持续时间。ERL窗口通常从主脉冲之后开始到远端反射基本衰减完截止。让工具计算窗口内反射能量和入射能量的比值输出ERL。如果工具没有ERL计算功能可以自己导出Sdd11数据做逆傅里叶变换后自编程计算。此时要特别留意采样点数和平滑窗设置防止频域截断产生虚假振铃。自编程的时候我建议把时间窗的两个边界设成可调整参数多试几组窗口。窗口边界前后移动哪怕1psERL结果就可能有零点几分贝变化。验收比对时一定要记录用的是什么窗口参数之后仿真和测量都用同一套窗口才有可比性。4.3 仿真与测试不一致常见原因与收敛做法仿真ERL和实测ERL对不上的情况太常见了。原因排序基本是这样第一去嵌入不干净。测试夹具和探针的S参数拟合不准会把夹具反射混进DUT的Sdd11里导致实测ERL比仿真差。解决方法是重新做TRL校准或者用更精细的夹具模型。第二PCB板材高频参数不准。fr4的介电常数和损耗因子在28GHz附近和低频时有明显差异如果模型里用的是厂家低频测试值插损相位对不上反射能量的时域分布自然也对不上。第三过孔和走线的三维模型简化过度。有人为了省时间把过孔简化为一个集总电容模型这在25G时代勉强能看趋势到112G PAM4基本不够用。至少要保留过孔反焊盘的形状、残桩长度、邻近地孔的位置。收敛做法是分段对比先只测裸线对比仿真里的裸线模型再逐步加入过孔段、连接器段更复杂的链路再用多端口激发法分段验证。把每一段的反射峰逐一对应起来仿真和测试的偏差就会一点点收敛。不要一上来就拿着整条链路的ERL数字较劲那样往往只能看到综合结果看不清到底是哪一段模型出了问题。5. ERl问题的快速排查手册5.1 自查步骤拿到一份ERL不过的报告先做什么先别急着改板子布线。我的排查顺序很固定检查测试参考面是否正确。特别是连接器链路如果参考面设在了连接器前端而不是DUT引脚ERL根本不在同一条评判标准上。重新看时域反射峰。把反射波形贴出来对照物理距离定位反射源。距离起点很窄的峰优先怀疑芯片封装和焊盘中间段的鼓包优先怀疑过孔和换层区远端的峰优先怀疑连接器。区分差分反射和共模反射。如果Scd11的反射能量也很高说明差分转共模现象明显一般是走线不对称或者连接器两臂不等长导致此时光学Sdd11会把ERL问题归结为阻抗失配其实根子在于不对称。对比不同速率下的表现。如果28GBaud下ERL比56GBaud好很多说明反射的主要敏感频段在高频段优先处理谐振型结构比如残桩和封装引脚。再决定是优化互连结构还是靠均衡补偿短板。比如反射位置距离接收端很近、反射时延短DFE的抽头还有余力可能改接收端参数就够了但如果反射峰很多且分布散均衡很难全部吃掉必须改结构。5.2 三个经常踩的坑第一坑是频段范围取错。有些工具默认ERL计算只到奈奎斯特频率但112G链路上反射能量在二倍奈奎斯特频率附近仍然有贡献如果只看一半带宽ERL看起来很好实际链路一样出问题。至少要把频段上限设到波特率的二倍也就是56GBaud对应至少56GHz带宽再确认实际信号的频谱能量分布。第二坑是时域窗口选择不当。窗口太短远端反射漏掉ERL虚高窗口太长把多次反射、夹具反射、测试电缆末端的反射都包含进来ERL虚低。我习惯先做一个全时域波形找到反射包络的自然结束点再按包络最紧凑的区间定窗口。第三坑是差分探针接触不稳定。高频探针在PCB测试点上的接触位置哪怕偏了10umS参数都可能滑出不少。此时测到的ERL忽高忽低看着像连接器问题实际是探针问题。判断方法很简单连续插拔三次看Sdd11曲线是否重复重复性差就先处理测试问题。5.3 用距离轴定位并对比修板结果如果手上有两轮改板我最喜欢的分析方式是把两版板的时域反射曲线放在同一个坐标系里对比。第一版板在距离3mm处有一个-20dB的反射峰第二版板把过孔反焊盘加大之后这个峰掉到-28dBERL整体提升约1.5dB。这种对比比只看频域曲线直观得多因为反射峰在时域里对应物理位置改没改到位一眼就看出来。优化时建议优先消除主反射峰不要试图把Sdd11每一个频点压到最低。频域里的深谐振往往在时域里是同一个物理反射源的不同傅里叶分量只要把这个反射源削掉频域自然变平坦。反过来讲你按频域尖峰去优化某个频点可能只是把反射能量推到了另一个频段ERL反而恶化了。5.4 ERL与接收端均衡的联动评估ERL不是单独判死链路的指标它和接收端的线性均衡、判决反馈均衡强相关。更全的评估手段是信道工作余量COM或类似的接收机灵敏度仿真把ERL作为回波模型输入再叠加均衡抽头的补偿能力。ERL虽然不过但如果反射能量集中且时延很短一些抽头充足的接收机仍然能工作反之ERL勉强达标但反射时延跨度很大DFE的抽头跨度不够照样误码。遇到这种情况我一般会做两个版本的误码仿真一个用理想前向通道一个在通道里加入实际ERL对应的反射模型。比较两者的均衡器系数和眼高就能判断当前ERL到底是瓶颈还是可接受的折衷。6. 112G/56G PAM4设计中用ERL指标的实操体会6.1 指标目标值怎么定很多项目一开始并不清楚ERL目标到底定多少。我建议不要只抄某一个标准里的回损模板而是根据自己链路的插损预算和接收机能力定义一个内部目标。通常做法是把目标定在规范阈值之上留1到2dB裕量。例如某链路规范按能量折算要求ERL不低于某个设定值我们内部会把仿真目标再收紧一点毕竟仿真模型可能乐观实际板材、连接器一致性都会吃掉裕量。还有一个容易被忽视的因素ERL目标不要单独定要和插入损耗、回波串扰一起看。通道插损已经很紧张时ERL哪怕压到阈值以内回波带来的符号间干扰也会把最后的余量吃掉。链路预算表里我给ERL留的位置和插损是同等权重的而不是最后才补一个回损检查。6.2 从预设计到验收的一套流程我目前用的固定流程是这样的在原理图阶段先用芯片封装模型加PCB走线模型搭建链路快速扫一遍ERL确认没有明显数量级问题。布局完成后把真实过孔、连接器模型加入重新仿真ERL同时扫描关键参数比如过孔反焊盘直径、残桩长度、走线宽度容忍度。给出PCB加工前建议把ERL敏感区域的物理尺寸公差列到制板说明里。试板回来后先做裸板TDR和S参数提取ERL并与仿真对比偏差超过预设阈值就回头检查模型。最后做完整有源链路误码测试把ERL对应到误码结果更新自己的仿真修正系数。这套流程看起来麻烦但很有效。ERL本身是能量型指标对局部阻抗变化异常敏感提前扫描比事后救火省太多时间。6.3 再往224G推进时的一个方向ERL这个指标不会只停留在112G和56G。现在224G PAM4已经在一些前瞻项目里开始预研符号周期进一步压到不到9ps反射时延窗口更短对回波能量的容忍度更苛刻。我自己的感受是未来做224G链路ERL大概会成为和插损同等重要的第一梯队指标S11模板那种只看单频点的做法会越来越边缘化。提前把时域反射定位、能量型回损评估这套方法论用熟练后面再遇到更高速率的链路至少不会慌因为排查思路是相通的。