简介这份资源面向计算机组成原理学习者与FPGA入门开发者提供一套基于Verilog实现的单周期CPU完整工程可直接在Vivado中打开、仿真与综合。单周期CPU在单个时钟周期内完成取指、译码、执行、写回全流程是理解指令寄存器、指令解码器、ALU、通用寄存器、控制单元、内存接口与程序计数器协同工作的经典教学案例适合课程设计、实验报告与处理器原理入门。压缩包共107个文件约1.31MB以Verilog源码.v为核心配合Vivado工程文件.xpr、.dcp、仿真与综合日志.log、.jou、约束文件.xdc类xml、批处理脚本.bat、.tcl及波形配置.wcfg等覆盖从代码编译、行为仿真到综合实现、JTAG下载的完整流程。目前已有3633人学习下载。借助该工程读者可对照源码梳理数据通路与控制信号利用日志与波形定位时序问题并在此基础上扩展指令集、优化关键路径快速掌握FPGA数字系统设计的基本方法。1. 单周期CPU设计从零在Vivado里跑通一条指令很多人第一次在Vivado里做单周期CPU卡住的地方不是写不出ALU而是仿真波形全对、上板却跑飞。我见过一个典型场景某开发者在仿真里把add、sub、lw、sw都跑通了综合也过了结果下载到FPGA上LED显示的PC值永远停在0x00000000。查了两天最后发现是复位信号在综合时被优化掉了——仿真器默认复位有效硬件上电那一刻根本没触发。这就是单周期CPU设计最真实的门槛它不难在概念难在从RTL到比特流的每一步都有玄学。这份资源就是围绕“单周期CPU设计Vivado”展开的完整工程。它面向的是正在学计算机组成原理、准备做课程设计或者想从零手写一个能跑指令的处理器核的开发者。技术栈很明确Verilog HDL写RTLVivado做综合、实现和仿真目标器件通常是Artix-7或Zynq系列。整个CPU覆盖取指、译码、执行、访存、写回五个阶段在一个时钟周期内完成指令集包含R型、I型、J型常见指令。如果你手里正好有这份源码包接下来我会按“能跑→能看→能改”的顺序把它拆开讲清楚。2. 工程结构与数据通路单周期CPU的骨架怎么搭2.1 目录结构Vivado工程里哪些文件真正重要拿到一个Vivado工程第一件事不是急着打开.xpr而是先看目录。单周期CPU的工程通常长这样cpu_project/ ├── cpu_project.xpr # Vivado工程文件 ├── cpu_project.srcs/ │ ├── sources_1/ │ │ ├── new/ │ │ │ ├── cpu_top.v # 顶层模块 │ │ │ ├── pc.v # 程序计数器 │ │ │ ├── imem.v # 指令存储器 │ │ │ ├── decoder.v # 译码器 │ │ │ ├── regfile.v # 通用寄存器堆 │ │ │ ├── alu.v # 算术逻辑单元 │ │ │ ├── dmem.v # 数据存储器 │ │ │ └── control.v # 控制单元 │ │ └── constrs_1/ │ │ └── cpu_top.xdc # 引脚约束 │ ├── sim_1/ │ │ └── new/ │ │ └── tb_cpu.v # 仿真测试平台 │ └── utils_1/ ├── cpu_project.runs/ # 综合与实现输出 └── cpu_project.sim/ # 仿真输出sources_1/new/下的.v文件是核心sim_1/new/tb_cpu.v是仿真入口。constrs_1/cpu_top.xdc决定上板引脚如果你只是跑仿真这个文件可以先不管。runs/和sim/是Vivado自动生成的不用手动改。提示有些工程会把指令存储器和数据存储器合并成一个memory.v用地址范围区分。遇到这种结构译码逻辑里会多一个地址判断不影响整体数据通路。2.2 顶层模块把数据通路串起来cpu_top.v是整个设计的入口它负责实例化各个子模块并用线网把它们的输入输出连起来。单周期CPU的顶层通常不包含复杂逻辑只做例化和连线。module cpu_top( input clk, input rst, output [31:0] pc_out, output [31:0] alu_result ); wire [31:0] pc, pc_next, instr; wire [31:0] rd1, rd2, imm; wire [31:0] alu_a, alu_b, alu_y; wire [3:0] alu_op; wire reg_write, mem_read, mem_write, mem_to_reg, alu_src; // 程序计数器 pc u_pc( .clk(clk), .rst(rst), .pc_next(pc_next), .pc(pc) ); // 指令存储器组合读 imem u_imem( .addr(pc), .instr(instr) ); // 译码器拆出rs1、rs2、rd、opcode、funct3、funct7 decoder u_decoder( .instr(instr), .rs1(rs1), .rs2(rs2), .rd(rd), .opcode(opcode), .funct3(funct3), .funct7(funct7), .imm(imm) ); // 寄存器堆 regfile u_regfile( .clk(clk), .we(reg_write), .rs1(rs1), .rs2(rs2), .rd(rd), .wd(wd), .rd1(rd1), .rd2(rd2) ); // 控制单元 control u_control( .opcode(opcode), .funct3(funct3), .funct7(funct7), .reg_write(reg_write), .mem_read(mem_read), .mem_write(mem_write), .mem_to_reg(mem_to_reg), .alu_src(alu_src), .alu_op(alu_op) ); // ALU alu u_alu( .a(alu_a), .b(alu_b), .op(alu_op), .y(alu_y) ); // 数据存储器 dmem u_dmem( .clk(clk), .we(mem_write), .re(mem_read), .addr(alu_y), .wd(rd2), .rd(mem_rd) ); // 写回多路选择 assign wd mem_to_reg ? mem_rd : alu_y; assign alu_a rd1; assign alu_b alu_src ? imm : rd2; assign pc_next pc 4; assign pc_out pc; assign alu_result alu_y; endmodule这段代码的逻辑很直白PC输出当前地址指令存储器组合读出指令译码器拆出字段寄存器堆读出操作数控制单元产生写使能和ALU操作码ALU算出结果数据存储器按需读写最后写回寄存器堆。pc_next pc 4是单周期CPU最简单的顺序执行模型没有分支跳转时PC每次加4。参数说明clk是时钟rst是复位pc_out和alu_result是为了上板调试引出的观测信号。reg_write、mem_read、mem_write、mem_to_reg、alu_src都是控制信号由control模块根据opcode、funct3、funct7产生。2.3 控制单元指令译码的核心逻辑控制单元是单周期CPU里最像“黑匣子”的部分输入是指令的opcode和funct字段输出是一组控制信号。常见做法是用case语句覆盖所有支持的指令。module control( input [6:0] opcode, input [2:0] funct3, input [6:0] funct7, output reg reg_write, output reg mem_read, output reg mem_write, output reg mem_to_reg, output reg alu_src, output reg [3:0] alu_op ); always (*) begin // 默认值防止综合出锁存器 reg_write 0; mem_read 0; mem_write 0; mem_to_reg 0; alu_src 0; alu_op 4b0000; case(opcode) 7b0110011: begin // R型指令 reg_write 1; alu_src 0; case({funct7, funct3}) 10b0000000_000: alu_op 4b0000; // add 10b0100000_000: alu_op 4b0001; // sub 10b0000000_111: alu_op 4b0010; // and 10b0000000_110: alu_op 4b0011; // or default: alu_op 4b0000; endcase end 7b0010011: begin // I型算术指令 reg_write 1; alu_src 1; alu_op 4b0000; // addi end 7b0000011: begin // lw reg_write 1; mem_read 1; mem_to_reg 1; alu_src 1; alu_op 4b0000; end 7b0100011: begin // sw mem_write 1; alu_src 1; alu_op 4b0000; end default: ; endcase end endmodule逻辑说明always (*)保证组合逻辑所有输出在开头赋默认值避免综合出锁存器。case(opcode)先按指令类型分流R型指令再根据funct7和funct3细分ALU操作。alu_src决定ALU的B端口是来自寄存器还是立即数mem_to_reg决定写回数据是来自ALU还是数据存储器。参数说明opcode是指令的[6:0]位funct3是[14:12]位funct7是[31:25]位。alu_op的编码可以自定义只要和ALU模块里的case一致就行。常见做法是把add编码为0000sub为0001and为0010or为0011。注意case语句里一定要写default否则综合工具会推断出锁存器上板后行为不可预测。这是血泪经验仿真时看不出来综合报告里会警告。3. 仿真与上板从波形到比特流的完整流程3.1 测试平台怎么写一个能跑通指令的tb仿真测试平台tb_cpu.v的作用是给cpu_top提供时钟和复位并观察输出。单周期CPU的tb通常不需要复杂的激励因为指令存储器里预置了程序CPU会自动执行。timescale 1ns / 1ps module tb_cpu; reg clk; reg rst; wire [31:0] pc_out; wire [31:0] alu_result; // 实例化被测模块 cpu_top u_cpu( .clk(clk), .rst(rst), .pc_out(pc_out), .alu_result(alu_result) ); // 时钟生成周期10ns initial begin clk 0; forever #5 clk ~clk; end // 复位与运行 initial begin rst 1; #20; rst 0; #200; $stop; end // 波形观察 initial begin $monitor(Time%0t PC%h ALU%h, $time, pc_out, alu_result); end endmodule逻辑说明timescale定义时间单位clk每5ns翻转一次周期10ns。复位保持20ns后释放CPU开始执行。$monitor在控制台打印PC和ALU结果方便快速判断。$stop让仿真在200ns后暂停避免无限运行。参数说明#20和#200是仿真时间单位由timescale决定。如果指令存储器里的程序更长需要增大#200。$monitor的输出格式可以改成二进制或十进制看PC值用十六进制更直观。3.2 Vivado仿真步骤从行为仿真到综合后仿真打开Vivado工程后仿真流程分三步行为仿真、综合、实现。行为仿真最快用来验证RTL逻辑综合后仿真加入门延迟用来检查时序实现后仿真最接近真实硬件。具体操作在Vivado左侧Flow Navigator里点击Simulation→Run Simulation→Run Behavioral Simulation。波形窗口打开后把pc_out和alu_result拖进去点击Run All。如果PC值按预期递增ALU结果正确说明RTL逻辑没问题。行为仿真通过后点击RTL Analysis→Open Elaborated Design检查综合后的原理图。然后点击Synthesis→Run Synthesis等待综合完成。综合报告里重点看两个地方一是Latch警告如果有说明组合逻辑不完整二是Timing估算单周期CPU的 critical path 通常在ALU或存储器读路径上。综合通过后点击Implementation→Run Implementation等待布局布线完成。最后点击Generate Bitstream生成.bit文件。如果工程里有.xdc约束文件需要先确认引脚分配和时钟约束是否正确。提示如果只是做课程设计或自学行为仿真通过基本就够了。上板需要开发板支持且.xdc文件必须和实际板卡引脚一致否则比特流下载后没反应。3.3 上板验证LED和数码管怎么接上板验证时通常用LED显示PC的低几位或者用数码管显示ALU结果。.xdc文件里需要把pc_out或alu_result的某些位映射到板卡引脚。# 时钟引脚 set_property PACKAGE_PIN E3 [get_ports clk] set_property IOSTANDARD LVCMOS33 [get_ports clk] # 复位引脚 set_property PACKAGE_PIN D9 [get_ports rst] set_property IOSTANDARD LVCMOS33 [get_ports rst] # LED输出显示PC低8位 set_property PACKAGE_PIN H5 [get_ports {pc_out[0]}] set_property IOSTANDARD LVCMOS33 [get_ports {pc_out[0]}] # ... 其余位类似逻辑说明PACKAGE_PIN是FPGA芯片的物理引脚编号不同板卡不一样。IOSTANDARD是电平标准常见的是LVCMOS33。如果pc_out是32位只映射低8位到LED即可高位可以不约束。参数说明clk必须映射到板卡的晶振引脚否则CPU没有时钟。rst可以映射到按键按下时复位。LED的映射顺序要和pc_out的位顺序一致否则显示值会错位。注意上板前一定要确认.xdc文件里的引脚编号和板卡原理图一致。我见过有人直接把别人的约束文件拿来用结果时钟引脚接错比特流下载后FPGA发热差点烧板子。4. 避坑与排查单周期CPU设计里最容易翻车的5个地方4.1 仿真通过但上板不跑复位被优化现象行为仿真里PC正常递增综合实现后下载到FPGAPC始终为0。原因复位信号rst在综合时被优化掉或者复位逻辑写成了异步复位但敏感列表里漏了rst。解决检查always (posedge clk or posedge rst)是否完整综合报告里搜索rst是否被优化。常见做法是在顶层加一个(* keep true *)属性防止复位信号被综合掉。4.2 ALU结果不对操作码编码不一致现象add指令算出来的结果是sub的结果。原因控制单元里alu_op的编码和ALU模块里的case不一致。比如控制单元把add编码为0000ALU里却把0000当成sub。解决把控制单元和ALU模块的alu_op编码表放在一起对照确保每个操作码一一对应。常见做法是用localparam定义编码两个模块都引用同一组参数。4.3 寄存器堆写不进去写使能时序不对现象lw指令执行后目标寄存器的值还是0。原因寄存器堆的写使能reg_write在时钟上升沿之后才有效导致写操作发生在下一个周期。解决单周期CPU里所有操作在一个周期内完成写使能必须是组合逻辑输出不能打拍。检查control模块的输出是否直接连到regfile的we端口中间不要加寄存器。4.4 数据存储器读不出地址对齐问题现象lw指令读出的数据是0但dmem里确实有数据。原因lw指令的地址没有按字对齐或者dmem的读使能re没有正确连接。解决检查alu_y的低2位是否为0lw和sw的地址必须是4的倍数。常见做法是在dmem里用addr[31:2]作为字地址忽略低2位。4.5 综合报Latch警告组合逻辑不完整现象综合报告里出现大量Latch警告上板后行为异常。原因always (*)块里没有给所有输出赋默认值或者case语句缺少default分支。解决在always (*)开头给所有输出赋默认值case语句里加default分支。常见做法是把默认值写成0或4b0000确保任何输入组合下输出都有确定值。5. 二次开发怎么在这个单周期CPU上加指令、改数据通路5.1 加一条新指令以xor为例假设要在现有指令集里加一条xor指令R型funct70000000funct3100。需要改三个地方控制单元、ALU、译码器如果立即数格式不同。控制单元里加一个case分支10b0000000_100: alu_op 4b0100; // xorALU里加对应的操作4b0100: y a ^ b; // xor译码器不需要改因为xor是R型指令立即数字段不参与运算。改完后重新跑行为仿真在测试程序里加一条xor指令观察alu_result是否等于两个操作数的异或。5.2 改数据通路把单周期改成两级流水单周期CPU的critical path通常很长因为取指、译码、执行、访存、写回都在一个周期内完成。如果想提高时钟频率可以改成两级流水取指译码为一级执行访存写回为一级。改造步骤在pc和imem之间加一个寄存器保存当前指令在regfile和alu之间加一个寄存器保存操作数。这样时钟周期可以缩短但需要处理数据冒险。常见做法是加一个forwarding模块把ALU结果直接转发到下一级的输入。// 两级流水寄存器 reg [31:0] instr_reg; reg [31:0] rd1_reg, rd2_reg; always (posedge clk or posedge rst) begin if (rst) begin instr_reg 0; rd1_reg 0; rd2_reg 0; end else begin instr_reg instr; rd1_reg rd1; rd2_reg rd2; end end逻辑说明instr_reg保存取指阶段的指令rd1_reg和rd2_reg保存译码阶段的操作数。执行阶段用这些寄存器的值而不是直接连组合逻辑输出。参数说明instr_reg的位宽和指令位宽一致rd1_reg和rd2_reg的位宽和寄存器堆输出一致。复位时全部清零避免上电后出现未知状态。5.3 验证方法用回归测试保证改动不破坏原有功能每次加指令或改数据通路后都要跑一遍回归测试。常见做法是写一个测试程序覆盖所有已支持的指令仿真后检查PC和寄存器值是否符合预期。// 测试程序示例 initial begin // 初始化指令存储器 imem[0] 32h00500093; // addi x1, x0, 5 imem[1] 32h00A00113; // addi x2, x0, 10 imem[2] 32h002081B3; // add x3, x1, x2 imem[3] 32h40310233; // sub x4, x2, x1 imem[4] 32h00000000; // nop end逻辑说明imem是指令存储器按字地址写入指令。addi x1, x0, 5把5写入x1addi x2, x0, 10把10写入x2add x3, x1, x2把15写入x3sub x4, x2, x1把5写入x4。仿真后检查x3和x4的值是否正确。参数说明指令的十六进制编码需要根据指令集手册计算。常见做法是用汇编器生成机器码或者手动计算。imem的初始化可以用initial块也可以用$readmemh从文件读取。提示回归测试的测试程序最好覆盖所有指令类型包括R型、I型、访存指令。每加一条新指令就在测试程序末尾加一条对应的测试用例。5.4 一个实用技巧用$display代替波形调试波形调试虽然直观但指令多了以后在波形窗口里找信号很费时间。常见做法是在cpu_top里加$display每个周期打印PC、指令、ALU结果和写回值。always (posedge clk) begin if (!rst) begin $display(PC%h Instr%h ALU%h WD%h, pc, instr, alu_y, wd); end end逻辑说明$display在时钟上升沿打印关键信号输出到控制台。这样不用打开波形窗口直接看控制台就能判断指令执行是否正确。参数说明%h表示十六进制%b表示二进制%d表示十进制。打印格式可以根据需要调整比如把instr拆成opcode、rs1、rs2分别打印。从那以后我每次改完CPU的RTL都强制先跑一遍$display打印确认每条指令的PC和写回值都对再打开波形看细节。这个习惯帮我省了很多在波形窗口里翻信号的时间。希望帮到你。本文还有配套的精品资源点击获取