简介这份资源面向FPGA初学者与数字电路课程实践者提供一套基于Quartus原理图设计方法实现的电子琴程序帮助读者理解如何用图形化逻辑元件搭建可播放乐曲的数字系统。包内共413个文件以cdb、hdb等编译中间文件与qmsg消息文件为主同时包含22个bdf原理图、20个bsf元件符号、8个tdf文本设计文件及vwf仿真波形文件另有sof下载比特流、qpf工程文件与mif存储器初始化文件压缩包约5.42MB完整保留了工程从原理图绘制到编译下载的全过程痕迹。目前已有1045人学习下载。读者可从中获取音符频率生成、定时计数、DA转换接口与乐曲存储等模块的原理图实现思路借助仿真波形与编译报告复盘设计流程适合作为课程设计或自学FPGA音乐合成项目的参考范例。1. 从零搭一个能响的电子琴为什么我建议你先画原理图再写代码很多人做电子琴项目第一反应是打开 IDE 写 Verilog结果引脚分配错、时钟分频算错、按键消抖没做板子焊好了却只出电流声。这个项目的核心思路反过来先用 Quartus 原理图设计方法把整个发声链路画清楚再逐模块验证。它适合正在做数字电路课设、FPGA 入门毕设的人也适合想从“抄代码”转向“懂结构”的开发者。电子琴看着简单但按键输入、分频发声、数码管显示、音频输出四个环节任何一个没对齐你听到的就是噪声而不是音符。原理图设计方法的好处是每个模块的输入输出在图纸上一目了然出问题能快速定位到具体节点而不是在几百行代码里翻来覆去。2. 需求拆解与技术选型四个模块怎么定芯片和工具怎么挑2.1 功能需求从按键到发声的完整链路一个能演示、能答辩的电子琴通常需要满足这几条按下不同按键发出对应音高的音符至少覆盖中音区七个音按键按下时数码管显示当前音符编号支持连续按键切换不能有卡顿或串音输出音频要能直接接蜂鸣器或有源音箱。再进一步可以加一个“录音回放”功能把最近按下的音符序列存起来再播放这个在答辩时很加分。需求定下来之后先别急着画图。我一般会拿一张纸把“按键 → 消抖 → 音符编码 → 分频 → 音频输出”这条链路画出来每个方框标上输入输出信号名。这一步花十分钟后面能省两小时调试时间。很多同学翻车就翻在没想清楚音符编码和分频比的关系导致按下 Do 出来的是 So。2.2 芯片与工具选型为什么是 Quartus 加 CPLD/FPGA选型逻辑很直接Quartus 是原理图设计方法最顺手的工具之一支持块图Block Diagram和原理图混合设计适合教学和中小规模逻辑。芯片方面如果只是做电子琴CPLD如 MAX 系列就够用逻辑资源少、成本低、引脚多如果要加录音回放或 VGA 显示建议上 FPGA如 Cyclone 系列资源余量更大。工具链上Quartus 的原理图编辑器支持直接调用 741 系列宏功能模块比如计数器、比较器、分频器不用从零写。这一点对课设很友好——你画的是电路结构不是代码行数。但要注意原理图设计方法不适合复杂状态机所以录音回放的控制逻辑通常还是用 Verilog 写一个模块再封装成原理图符号调用。2.3 音符频率表分频比怎么算才不跑调电子琴发声的本质是方波方波频率决定音高。假设系统时钟是 50 MHz要发出 262 Hz 的 Do分频比就是 50_000_000 / (2 × 262) ≈ 95420。这里除以 2 是因为方波一个周期需要翻转两次。常见中音区频率如下音符频率 (Hz)50 MHz 下分频计数值Do26295420Re29485034Mi33075758Fa34971633So39263776La44056818Si49450607这张表建议直接贴在原理图旁边。分频计数值算错一位音高就偏了。实际实现时用一个计数器从 0 计到分频值减 1然后翻转输出就得到方波。3. 总体架构设计原理图上的四个功能块与信号流向3.1 模块划分按键、编码、分频、输出各管什么整个系统在原理图上分成四个功能块按键输入模块负责检测按键按下输出按键编号。通常用行列扫描或独立按键加消抖。音符编码模块把按键编号映射成分频计数值输出给分频器。分频发声模块根据计数值产生对应频率的方波。显示与输出模块驱动数码管显示当前音符同时把方波送到蜂鸣器。每个模块在原理图上是一个矩形符号左边是输入引脚右边是输出引脚。信号名要统一比如按键输出叫key_code[2:0]编码输出叫div_cnt[16:0]分频输出叫wave_out。这样跨模块连线时不会搞混。3.2 时钟与复位全局信号怎么走原理图设计里时钟和复位通常用全局引脚输入。时钟接 50 MHz 晶振复位接一个按键或外部复位芯片。注意复位信号最好低电平有效因为很多 FPGA 开发板的按键按下是接地。如果你用高电平复位按键没按下时复位一直有效系统根本不工作——这是新手最常见的翻车点之一。在原理图上时钟和复位线要画成粗线或不同颜色提醒自己这是全局信号。每个模块的时钟引脚都接同一个时钟源不要出现两个时钟域否则要处理跨时钟域同步课设阶段没必要给自己加难度。3.3 顶层原理图一张图看清所有连接顶层原理图是整个设计的入口。我一般会按信号流向从左到右排列最左边是按键和复位中间是编码和分频右边是数码管和蜂鸣器。每个模块下方标注模块名和文件名方便对照。顶层图里还要注意引脚分配。Quartus 的引脚分配可以在 Assignment Editor 里做也可以写 Tcl 脚本。建议在原理图画完后立刻分配引脚然后跑一次编译看有没有未连接引脚或冲突。这一步能提前暴露很多问题比如两个模块抢同一个引脚。提示顶层原理图不要塞太多细节每个模块只画输入输出端口。细节在子模块里实现这样图纸清晰答辩时也好讲。4. 关键模块实现分频器、按键消抖与数码管驱动4.1 分频器从计数值到方波输出分频器是电子琴的核心。在原理图里可以用一个计数器宏功能模块加一个比较器实现。下面是对应的 Verilog 描述方便你理解原理图背后的逻辑// 分频器根据输入计数值产生方波 module divider( input clk, // 50 MHz 系统时钟 input rst_n, // 低电平复位 input [16:0] div_cnt, // 分频计数值来自音符编码模块 output reg wave_out // 方波输出 ); reg [16:0] cnt; always (posedge clk or negedge rst_n) begin if (!rst_n) begin cnt 0; wave_out 0; end else begin if (cnt div_cnt) begin cnt 0; wave_out ~wave_out; // 翻转输出 end else begin cnt cnt 1; end end end endmodule这段代码里div_cnt来自音符编码模块不同音符给不同的值。wave_out翻转的频率就是方波频率。注意div_cnt位宽要够50 MHz 下最低音的分频值接近 10 万需要 17 位。如果你在原理图里用宏功能模块计数器位宽也要设成 17 位否则高位截断音就全乱了。4.2 按键消抖为什么你的电子琴会“连音”机械按键按下时会有 1020 ms 的抖动如果不消抖按一次 Do 可能触发好几次听起来像颤音或连音。消抖的常见做法是用一个计数器检测到按键稳定按下 20 ms 后才输出有效信号。// 按键消抖检测稳定按下 20 ms module debounce( input clk, // 50 MHz input rst_n, input key_in, // 原始按键输入 output reg key_out // 消抖后输出 ); reg [19:0] cnt; // 20 位计数器50 MHz 下约 20 ms reg key_sync; always (posedge clk or negedge rst_n) begin if (!rst_n) begin cnt 0; key_out 0; key_sync 1; end else begin key_sync key_in; if (key_sync ! key_in) begin cnt 0; // 按键变化重置计数器 end else if (cnt 20d1_000_000) begin cnt cnt 1; end else begin key_out key_sync; // 稳定 20 ms 后输出 end end end endmodule20d1_000_000对应 50 MHz 下 20 ms。如果你板子时钟不是 50 MHz这个值要改。消抖后的信号再送给音符编码模块就不会出现连音了。4.3 数码管驱动显示当前音符编号数码管驱动通常用动态扫描段选接数据线位选接控制线轮流点亮每一位。原理图里可以用一个计数器产生扫描信号再用译码器把音符编号转成七段码。// 七段译码音符编号转段码 module seg_decoder( input [2:0] note, // 0~6 对应 Do~Si output reg [6:0] seg // 七段码低电平点亮 ); always (*) begin case (note) 3d0: seg 7b1000000; // Do 3d1: seg 7b1111001; // Re 3d2: seg 7b0100100; // Mi 3d3: seg 7b0110000; // Fa 3d4: seg 7b0011001; // So 3d5: seg 7b0010010; // La 3d6: seg 7b0000010; // Si default: seg 7b1111111; // 灭 endcase end endmodule段码表取决于你的数码管是共阴还是共阳。上面是共阳数码管低电平点亮。如果你接的是共阴把段码取反即可。这个模块在原理图里可以做成一个符号输入note[2:0]输出seg[6:0]。5. 避坑与排查原理图设计里最容易翻车的五个点5.1 引脚分配冲突编译报错“Pin already assigned”现象编译时提示某个引脚被多次分配或者下载后功能不对。原因通常是顶层原理图里两个模块用了同一个引脚或者引脚分配文件里重复定义。解决在 Assignment Editor 里按引脚号排序逐个检查原理图上每个输出端口只连一个引脚。5.2 时钟分频比算错音高整体偏高或偏低现象所有音符都偏高或偏低但相对关系正确。原因通常是分频公式里忘了除以 2或者系统时钟频率填错。解决重新核对时钟频率和分频表用示波器或频率计测实际输出频率。5.3 按键无响应消抖计数器位宽不够现象按键按下没反应或者要按很久才触发。原因可能是消抖计数器位宽不够计不到 20 ms 就溢出了。解决确认时钟频率重新计算计数器最大值位宽留够余量。5.4 数码管显示乱码段码表接反现象数码管显示的不是预期数字或者笔画错乱。原因通常是共阴共阳搞反或者段选位选接错。解决查数码管手册确认共阴共阳用万用表测段选引脚。5.5 音频输出噪声大没有加低通滤波现象蜂鸣器发声但伴随高频噪声。原因方波本身谐波丰富直接驱动蜂鸣器会有刺耳噪声。解决在输出端加一个简单 RC 低通滤波截止频率设在 2 kHz 左右。6. 验收与答辩怎么证明你的电子琴真的能弹验收不是“能响就行”而是要有可复现的测试步骤。我一般会准备一张验收表逐项打勾验收项测试方法合格标准单音发声依次按下 Do~Si每个音符频率误差小于 5%连续切换快速按不同键无卡顿、无串音数码管显示观察按键时显示显示与按键一致复位功能按下复位键系统回到初始状态录音回放录一段旋律再播放音符顺序和时长基本一致答辩时老师通常会问三个问题分频比怎么算的消抖为什么需要如果换一个时钟频率要改哪里这三个问题答清楚基本就稳了。我习惯在答辩前把原理图打印出来用红笔标出信号流向老师一看就知道你是真懂结构不是抄的代码。从那以后我每次做 FPGA 项目都强制自己先画原理图再写代码哪怕只是一个分频器。因为图纸不会骗你信号连没连、位宽够不够一眼就能看出来。希望帮到你。本文还有配套的精品资源点击获取