1. DP 是什么DisplayPort(简称 DP)是VESA(视频电子标准协会)制定的数字显示接口标准,2006 年发布 1.0 版本,主要用于把 GPU/SoC 的视频、音频流传输到显示器。和 HDMI 的对比(新手最常问的):维度DisplayPortHDMI制定组织VESA(开放、免版税)HDMI Forum(收授权费)典型场景PC、显卡、嵌入式/座舱 SoC、显示器电视、消费电子传输方式包(packet)化传输,类似网络TMDS 时钟数据直接映射多屏支持原生 MST 一拖多需要多口嵌入式变体eDP(笔记本/车机屏主流)无一句话理解:DP 把图像当成数据包流来传,而不是像 HDMI 那样把像素时钟原样搬上线缆,这让它在速率升级、多流传输、与 USB-C 融合上更灵活。2. 硬件层面2.1 物理通道组成一条 DP 连接由三类信号组成:通道方向作用Main Link(主链路)Source → Sink 单向传视频/音频数据,1、2 或 4 条 lane,每条 lane 一对差分线AUX Channel(辅助通道)半双工双向链路管理控制面:读 EDID、读写 DPCD 寄存器、链路训练协商HPD(Hot Plug Detect)Sink → Source热插拔通知;Sink 还可以拉低再拉高发出中断脉冲(IRQ_HPD)请求 Source 读状态记忆口诀:Main Link 是高速公路(数据面),AUX 是电话线(控制面),HPD 是门铃。2.2 Main Link 电气特性AC 耦合:Source 端串 100nF 左右的耦合电容,允许两端共模电压不同。差分摆幅可调:电压摆幅(Voltage Swing)4 档(0.4/0.6/0.8/1.2 Vpp 差分),预加重(Pre-emphasis)4 档(0/3.5/6/9.5 dB),链路训练时动态选择——这是 DP自适应线缆质量的关键。速率档位(Gbps/lane):名称速率引入版本编码RBR1.62DP 1.08b/10bHBR2.70DP 1.08b/10bHBR25.40DP 1.28b/10bHBR38.10DP 1.3/1.48b/10bUHBR10 / 13.5 / 2010 / 13.5 / 20DP 2.0128b/132b带宽估算示例:HBR2 × 4 lane 21.6 Gbps 原始,8b/10b 编码有 20% 开销,有效约17.28 Gbps,可支撑 4K60Hz 无压缩。2.3 连接器形态标准 DP:20 pin(4 对 lane AUX 差分对 HPD 3.3V 供电 地等),带卡扣。Mini DP(mDP):苹果曾主推,物理更小,电气相同。USB-C DP Alt Mode:USB-C 的 4 对高速线可全部或部分复用为 DP lane(见第 6 章)。eDP(Embedded DP):板级直连,不走标准连接器,用于笔记本/车载中控屏。工程注意:标准 DP 线的第 20 脚是DP_PWR(3.3V/500mA),本用于给有源线缆供电。劣质线缆把两端 PWR 直连会造成 Source/Sink 电源互灌,是烧接口的经典坑。2.4 eDP 与 DP 的差异eDP 面向芯片到屏的短距离板内连接,相比 DP:可选无 HPD(屏固定不死拔插);增加PSR/PSR2(Panel Self Refresh):静态画面时 SoC 停止发流,屏用本地帧缓存自刷新,省电;背光 PWM/亮度控制可走 AUX 通道;电源时序(Panel Power Sequence)由规范严格定义:HPD/电源/背光/AUX 的上电顺序必须满足,否则黑屏——eDP 调试第一课就是查电源时序。3. 协议层面3.1 分层模型3.2 编码方式8b/10b(DP 1.x):每 8 bit 数据编成 10 bit 符号,保证直流平衡和足够多的跳变沿(便于时钟恢复),代价是 20% 带宽开销。控制符号(K 码)如BS(Blanking Start)、BE、SR(Scrambler Reset)、FS/FE(Fill Start/End)用于帧定界。128b/132b(DP 2.x):借鉴 PCI Express,每 128 bit 加 4 bit 同步头,开销仅约 3%,这是 DP2.0 单 lane 冲到 20 Gbps 还能提升有效带宽的原因之一。3.3 数据是如何组织的视频流不是像素直接上线,而是封装:视频时序信息 → MSA(Main Stream Attribute)包:消隐期内周期性发送,携带 Htotal/Vtotal、Hsync/Vsync 极性、Mvid/Nvid、色彩格式(RGB/YCbCr、bit 深)等。Sink 靠 MSA 重建图像时序。像素数据 → 被打包进 TU(Transfer Unit):TU 是链路上固定大小的集装箱(32~64 符号),每箱里有效像素符号数valid_symbols_per_tu由带宽算出,装不满就用 FS/FE 填充符号凑满。这样高速链路传低分辨率画面时就是稀拉的集装箱流。音频/信息帧 → Secondary Data Packet(SDP):在消隐期插入。3.4 像素时钟恢复:Mvid / NvidDP 链路时钟(如 5.4 GHz 符号率)和像素时钟(如 148.5 MHz)异步,链路上不传像素时钟。Source 用两个 24 bit 常数描述两者关系:像素时钟 链路符号时钟 × Mvid / NvidSink 用 PLL 按此比例恢复出像素时钟。这就是 DP 所谓开环时钟、异步传输的设计,也是它不需要随分辨率换线缆/晶振的原因。3.5 SST 与 MSTSST(Single Stream Transport):一条链路传一路视频。MST(Multi Stream Transport):DP 1.2 引入,把链路带宽切成多个VC Payload(虚通道),每条 VC 独立打包成 MTP(Multi-stream Transport Packet),一条线拖多个显示器(菊花链或 MST Hub)。每个流最多占 63 个时隙(time slot)粒度分配带宽。3.6 AUX 通道协议AUX 是半双工请求-应答总线,1 Mbps、Manchester-II 编码。事务格式:Source → Sink: [SYNC] [CommandAddress 4B] [Length] [Data...] [STOP] Sink → Source: [SYNC] [AUX ACK / NACK / DEFER] [Data...] [STOP]三类命令:Native AUX:读写DPCD(DisplayPort Configuration Data)——一组地址化的寄存器空间,是链路管理的寄存器面板;I2C-over-AUX:转发 I2C 事务,用于读EDID(显示器能力,地址 0x50)和DisplayID;MOT(Message over AUX,DP 1.2):传更复杂的 MST 拓扑消息。关键 DPCD 寄存器(新手速查):地址名称作用0x00000DPCD_REVSink 支持的 DP 版本0x00001MAX_LINK_RATE最大链路速率0x00002MAX_LANE_COUNTlane 数、是否支持 MST0x00100~LINK_BW_SET / LANE_COUNT_SETSource 写入的训练目标0x00202~LANE0_1_STATUS 等训练结果状态(CR_DONE / SYMBOL_LOCKED / EQ_DONE)0x00600SET_POWERSink 电源状态(D0/D3)3.7 EDIDSink 里的一块 ROM(I2C 0x50),描述支持的分辨率/时序/厂商/音频能力。Source 通过 AUX 转 I2C 读出后决定输出什么模式。调试识别不到显示器/分辨率不对时,第一步就是确认 AUX 上 EDID 能不能读出来。4. 链路训练(Link Training)—— DP 的灵魂流程上电/插拔后,Source 和 Sink 通过 AUX 协商,把 Main Link 从不通调到稳定工作,分两个阶段:要点:全程通过DPCD 0x00100 段(写参数)和 0x00202 段(读状态)交互;若 HBR3 训练失败,驱动一般会降速重训(fallback 到 HBR2→HBR→RBR);DP 2.x UHBR 下必须用FEC(Reed-Solomon 前向纠错),并新增了 128b/132b 的训练流程(TPS 替换为 CD/CTS 序列等)。5. 版本演进与关键特性版本年份最高速率标志性特性DP 1.0/1.12006/07HBR 2.7×4基本 SSTDP 1.22009HBR2 5.4×4MST、更高 AUX 吞吐DP 1.32014HBR3 8.1×4速率翻倍DP 1.42016HBR3DSC 1.2、FEC、HDR10 元数据DP 2.02019UHBR20×4(≈77 Gbps 有效)128b/132b、强制 FEC、Panel ReplayDP 2.12022同 2.0与 USB4 对齐、线缆认证收紧DSC(Display Stream Compression):VESA 的视觉无损压缩(典型 3:1),4K120Hz、8K 都是靠它塞进有限带宽的;FEC:前向纠错,高速下保证误码率;PSR / Panel Replay:静态画面省电(DP 2.x 把 eDP 的 PSR 思路搬进了外接标准)。6. DP over USB-C(Alt Mode)USB-C 有 4 对超高速差分线,通过PD(Power Delivery)协议协商进入 DP Alt Mode 后:4 lane DP:全部给 DP,USB 只剩 USB2.0(D/D-);2 lane DP USB3.x:各分 2 对;边带用 CC 线跑 PD 消息完成模式进入/退出(SBU 线承载 AUX);DP 2.x 还可跑在USB4 隧道里。车机/嵌入式里常见的 Type-C 一线连屏触摸回传 就是这个原理(DP 传图、USB2.0 回传触摸)。7. SoC 的 DP 控制器7.1 在显示子系统中的位置DP 控制器不是孤立存在的,它是一颗 SoC显示子系统(Display Subsystem)的最后一公里:显示处理器负责把多个图层(视频层、UI 层、光标层)合成一路完整的帧,并做颜色空间转换;DP 控制器负责把这路帧按 DP 协议打包、编码、送上 PHY;PHY是模拟部分:PLL、差分驱动器、摆幅/预加重调节。很多 SoC 里 DP 与 USB3 共用 combo PHY(高通的 QMP PHY 即如此),所以会看到USB/DP 二选一或拆分 lane的硬件配置。7.2 DP 控制器内部模块软件(驱动)与硬件的分工:硬件自动完成:像素打包、编码、MSA 周期插入、训练序列发送;软件(驱动)完成:读 EDID、读 DPCD 能力、写训练参数(速率/lane 数/摆幅/预加重)、轮询训练状态、失败降速重试、MST 带宽分配。也就是说链路训练的状态机跑在驱动里,AUX 控制器只是收发消息的搬运工。Linux 下高通平台的 DP 驱动(drivers/gpu/drm/msm/dp/)就按这个思路划分:dp_aux(AUX 事务)、dp_link(速率/lane/训练)、dp_ctrl(训练状态机)、dp_catalog(寄存器表)、dp_power(电源时序)。7.3 以 SA8295(高通座舱平台)为例SA8295 的显示子系统(MDSS)包含 DPU 合成器和多路显示接口(DSI、DP/eDP),典型用法:DP/eDP 直连近端屏:仪表、HUD 等板内或短线连接;DP/DSI → SerDes 串行器 → 远端屏:中控屏、副驾屏、后排娱乐屏距离主机远,走 SerDes(见第 8 章);高分辨率(2K/4K) 多屏场景下,MST 与 DSC 的支持与否取决于具体芯片版本,调试前务必查芯片手册确认 DP 控制器版本和 PHY 档位。工程上常见的三类问题来源:PHY 配置:combo PHY 被 USB 占用导致 DP lane 不够;时钟:链路时钟 PLL 未按目标速率配置;软件状态机:驱动训练超时后没有正确 fallback 降速。8. TI SerDes 屏链路(FPD-Link)8.1 为什么需要 SerDesDP/eDP 的差分信号走个几十厘米板内、或一两米线缆还行;但座舱里中控屏/副驾屏/后排屏离主机常有 3~15 米,直接走 DP 不可行。SerDes(Serializer/Deserializer,串行器/解串器)的作用:把并行的视频接口(eDP/DP/DSI/OLDI)串行化成一对线,经同轴线(Rosenberger Fakra 等)或屏蔽双绞线(STP)传十几米;同一条线上反向捎带低速控制通道(I2C 透传、GPIO 透传),甚至同轴供电(PoC);主流方案两家:TI FPD-Link和ADI(原 Maxim)GMSL,均为私有协议、互不兼容。8.2 链路架构关键点:对 SoC 完全透明。SoC 以为自己在和一块普通 eDP 屏说话,读 EDID、链路训练都是 SerDes 芯片在远端屏侧代理或透传完成的。8.3 FPD-Link III 与 IVFPD-Link IIIFPD-Link IV前向速率最高约 4.16 Gbps/对6.75 / 13.5 Gbps 档典型分辨率1080p60(24bit)2K/4K 高刷常见显示串行器DS90UB947(OLDI 入)、DS90UB949(HDMI 入)、DS90UB941AS(DSI 入)DS90UB983(eDP 入)等常见显示解串器DS90UB948(OLDI 出)等DS90UB984(eDP 出)等反向通道I2C/GPIO/低速数据(约 Mbps 级)同左,速率更高命名小技巧:TI 料号里UB为基本型,UH带 HDCP 内容保护;947/948、949 是成对记忆(47 发 48 收)。8.4 与 DP 协议的关键差异维度DPFPD-Link标准VESA 开放标准TI 私有速率协商链路训练,多档速率动态选固定速率,无上电训练,靠解串器自适应均衡/CDR 锁定控制通道AUX(DPCD/EDID)反向 back channel,I2C/GPIO 透传时钟异步,Mvid/Nvid 恢复嵌入时钟,CDR 恢复内容视频音频SDP视频透传,I2S 音频(部分型号)8.5 链路上实际跑的东西前向(主机→屏):视频像素流(外加同步/音频);反向(屏→主机):触摸屏 I2C 数据、屏端 MCU/EEPROM 的 I2C 访问(主机通过解串器的I2C 别名(alias)地址访问远端器件)、GPIO(中断/复位/背光使能);供电:PoC(Power over Coax)在同轴线上叠加直流,调试时注意 PoC 电感网络引入的噪声会劣化链路。8.6 调试要点先看解串器LOCK 状态寄存器:lock 不上物理层问题(线缆、连接器、PoC 网络、时钟);两端芯片都有BIST/内部 pattern 发生器:分段定位(屏端 pattern 正常→问题在屏;解串器输出 pattern 异常→链路;串行器输入异常→SoC 侧);I2C 透传不通:查alias 地址映射表和地址冲突;画面有噪点/闪屏:查自适应均衡状态、换线对比、量 PoC 纹波;FPD-Link 的 I2C 寄存器配置通常由屏厂/主机厂给定表,改寄存器前务必备份原始 dump。8.7 典型座舱链路(结合本章与第 7 章)SA8295(DP/eDP 控制器)──板内短线── TI 串行器(DS90UB983) │ └── 同轴线缆 10m(FPD-Link IV, 前向视频 反向 I2C PoC) │ 中控屏 ──eDP── TI 解串器(DS90UB984) ┘主机厂所谓的一路屏,实际是SoC DP 控制器 → PHY → 串行器 → 线缆 → 解串器 → 屏五段串联,任何一段出问题都表现为屏不亮,调试时按段隔离是最基本的思路。9. 新手调试速查现象优先怀疑完全无显示、AUX 无应答Sink 供电 / HPD 电平 / AUX 线序接反EDID 读不出AUX 转 I2C 通路、0x50 地址、上拉能读 EDID 但不出图链路训练失败:看 DPCD 0x00202 状态、降速重训、查摆幅/预加重、线缆/走线 SIeDP 黑屏Panel power sequence时序、背光使能顺序高速(HBR3/UHBR)闪屏花屏信号完整性:AC 电容值、走线长度/阻抗、均衡参数MST 多屏掉一个VC 带宽分配、MST Hub 固件远端屏(SerDes)不亮解串器 LOCK 状态 → 线缆/PoC → 串行器输入(BIST 分段定位)远端屏触摸失灵SerDes 反向通道 I2C alias 映射、地址冲突链路训练反复失败驱动降速 fallback 是否生效、combo PHY 是否被 USB 占用示波器/协议分析仪关注点:AUX 波形(1 Mbps Manchester)、Main Link 眼图、HPD 中断脉冲。10. 术语表缩写全称含义DPCDDisplayPort Configuration DataSink 的配置/状态寄存器空间EDIDExtended Display Identification Data显示器能力描述块AUXAuxiliary Channel半双工控制通道HPDHot Plug Detect热插拔检测/中断线MSAMain Stream Attribute主视频流属性包TUTransfer Unit链路上的固定大小传输单元SST / MSTSingle / Multi Stream Transport单流 / 多流传输DSCDisplay Stream Compression视觉无损压缩FECForward Error Correction前向纠错PSRPanel Self Refresh面板自刷新(省电)CR / CEClock Recovery / Channel Equalization链路训练两阶段UHBRUltra High Bit RateDP 2.x 高速档SerDesSerializer/Deserializer串行器/解串器,长线传输视频FPD-LinkFlat Panel Display LinkTI 的车载显示 SerDes 私有协议GMSLGigabit Multimedia Serial LinkADI(美信)的车载 SerDes 私有协议PoCPower over Coax同轴线上叠加直流供电DPUDisplay Processing UnitSoC 内负责图层合成的显示处理器MDSSMobile Display Subsystem高通平台的显示子系统统称CDRClock Data Recovery从串行数据流中恢复时钟Back Channel反向通道SerDes 链路上屏→主机的低速控制通道