简介广东工业大学EDA实验报告全部资料包覆盖数字电路基础、VHDL/Verilog硬件描述、FPGA/CPLD应用、逻辑综合、布局布线与仿真验证等关键环节面向电子、微电子等方向本科生及EDA实验备赛/复习人群可当作实验报告撰写与项目实现的直接参考。整个zip包共1651个文件压缩后约52.67MB除了200余个txt文本便于逐项核对还包括Verilog源码、tcl及sdc约束脚本、rpt/sdf等综合布线报告、log仿真日志、xml/htm工程辅助文件等完整呈现从设计输入到时序验证的过程化产物。已有3584人学习/下载资源热度较高。实践层面数字时钟、计数器、加法器/乘法器甚至微处理器等典型实验的工程文件与仿真输出均有涉及能帮助读者理解HDL代码如何逐级转换为真实电路同时借鉴具体实验流程、代码组织方式和排错线索。1. EDA实验报告「全部」到底指什么不是页数是闭环你手里如果正好有一份某高校EDA实验报告的要求大概率会看到「全部」两个字——全部实验、全部代码、全部波形、全部截图。很多人把这当成体力活最后交一本厚厚PDF可拿回来一看批注满满仿真波形和代码对不上、综合报告缺时序、图表字号看不清。原因很简单EDA实验报告的真正考核点不是写作而是记录从设计输入到验证再到综合的完整闭环任何一环缺失都会被一眼看出来。我下面梳理这条路径从工具链搭建、典型实验拆解、报告归档到最后的查错技巧让你不但能交差还能把这套流程沉淀成自己的设计复盘方式。2. 把实验环境先跑通一套工具链和最小可运行流程EDA实验报告里的「全部」隐含前提是实验能够完整跑通。很多A同学交不上报告不是不会写代码而是环境里某个仿真器配置不对导致VCD波形文件出不来。所以先说环境。这里不谈具体品牌偏好只讲一个原则你用的工具链必须能支撑「同一份源码从仿真到综合每一步的结果都留痕」。工具换来换去最后你报告里的波形和综合资源可能根本不在同一个工程里这种低级错误可以通过固定工具链避免。2.1 工具链怎么选功能仿真和综合阶段要一致选择工具链的标准是你能不能稳定复现结果。如果实验以FPGA板级验证为主常见做法是用芯片厂商自带IDE因为编译、综合、引脚约束、下载都在一起如果实验只要求功能仿真那用轻量级开源仿真器就够了命令行为主适合批量跑回归。我的建议是两套并行厂商IDE做综合和下载开源仿真器做快速RTL迭代共用同一份Verilog源码。但要注意两套工具对SystemVerilog的支持程度不同写代码时尽量只用可移植的语法比如always (posedge clk)这类基础写法。还要提醒一点评分人最终验证时用的工具很可能和你不一样同一段代码在不同工具里综合结果差个百分之二三十很正常。所以报告里必须写清工具名和版本号。你不写版本号等于交了一份无法复现的实验报告。至于版本号怎么记录我习惯在每个实验目录的README里写一行比如「仿真Icarus Verilog 12.0综合某厂商IDE 2023.1」这样归档时清清楚楚。下表是我个人常用的工具组合供你参考实验类型推荐组合适用场景功能仿真为主开源仿真器 波形查看器快速迭代脚本可控FPGA板级验证厂商IDE 自带仿真器需要下载到开发板综合报告为主厂商IDE综合工具需要生成资源/时序报告2.2 最小可运行流程编译、仿真、看波形不管用啥工具最核心的一条链路是「RTL代码 → 编译 → 仿真 → 波形」。以开源仿真器为例命令行最小流程就是三条命令# 编译RTL和测试平台-o 指定生成的可执行文件 iverilog -g2012 -o sim.vvp rtl.v tb.v # 运行仿真测试平台里的 $dumpfile 会生成 VCD 波形文件 vvp sim.vvp # 用波形查看器打开 VCD 文件查看信号变化 gtkwave dump.vcd这里-g2012是让编译器支持SystemVerilog语法如果实验代码只用Verilog-2001可以不加但加了能兼容更多写法。sim.vvp是中间文件每次编译会覆盖不属于工程源文件。dump.vcd是波形文件它必须由测试平台里的系统任务产生如果运行完了没看到这个文件先检查测试平台里有没有写$dumpfile和$dumpvars。很多人在这里翻车以为仿真器会自动存波形其实不会。我一般会把这三条命令写进Makefile这样每次回归只需一条命令# 实验04的仿真回归make wave 完成编译仿真看波形 SIM_SRCS rtl.v tb.v TARGET sim.vvp VCD dump.vcd all: compile run compile: iverilog -g2012 -o $(TARGET) $(SIM_SRCS) run: compile vvp $(TARGET) wave: run gtkwave $(VCD) clean: rm -f $(TARGET) $(VCD)使用make wave时它会先编译再仿真最后打开波形。这段Makefile里真正的关键参数是SIM_SRCS以后新增文件就改这一行。如果你用的是厂商IDE也可以在软件里设置「自动重新编译」但我提醒一句IDE的增量编译偶尔不干净改代码后仿真不生效是常见坑所以命令行回归反而更靠谱。等全套实验做完用脚本批量执行make clean make wave就能确认每个实验还跑不跑得通。3. 典型实验拆解从组合逻辑到状态机报告里每一步都要有痕迹不同课程实验清单不一样但「全部」报告里总有几个绕不开的题目组合逻辑、时序逻辑、有限状态机、计数器或者分频器。这里挑两个最典型的拆开讲重点不是代码本身而是报告里每一步都要留证据激励怎么设计的、波形怎么对的、资源时序数据怎么填的。3.1 组合逻辑实验仿真波形要把输入输出都贴出来以2选1多路选择器为例RTL代码非常简单module mux2 ( input wire a, input wire b, input wire sel, output reg y ); always (*) begin if (sel) y b; else y a; end endmodule这种题目很多人觉得简单报告里只放一张代码截图以为就完了。但实验报告的意义在验证完整性所以测试平台比设计更重要。下面这段测试平台覆盖了所有输入组合timescale 1ns/1ps module tb_mux2; reg a, b, sel; wire y; // 例化被测模块 mux2 uut ( .a(a), .b(b), .sel(sel), .y(y) ); initial begin // 生成VCD波形文件 $dumpfile(dump.vcd); $dumpvars(0, tb_mux2); // 遍历输入组合 a 0; b 0; sel 0; #10; a 0; b 0; sel 1; #10; a 1; b 0; sel 0; #10; a 1; b 0; sel 1; #10; a 0; b 1; sel 0; #10; a 0; b 1; sel 1; #10; a 1; b 1; sel 0; #10; a 1; b 1; sel 1; #10; $finish; end initial $monitor(t%0t a%b b%b sel%b y%b, $time, a, b, sel, y); endmodule注意$dumpvars(0, tb_mux2)里的0表示记录该模块及其下面所有信号如果不写这一句VCD文件会是空的。$monitor会在每次信号变化时打印一行日志这个日志我会保留到报告里作为仿真过程的文字证据。报告中截图时必须把a、b、sel、y四个信号都显示出来只贴输出波形等于没说。很多同学写激励只写一种情况波形图一条直线那显然撑不起「全部」实验报告。组合逻辑的覆盖性最好先列个真值表再对照真值表逐行激励。报告里放真值表加波形比大段文字说明有用得多。3.2 时序逻辑实验三段式状态机输出打一拍时序逻辑里最常考的是有限状态机。我强烈建议用三段式写法状态寄存器、次态逻辑、输出逻辑分别用独立的always块。下面是一个检测连续三个1的状态机例子module seq_111 ( input wire clk, input wire rst_n, input wire din, output reg found ); reg [1:0] state, next; localparam IDLE 2d0; localparam S_1 2d1; localparam S_2 2d2; localparam S_3 2d3; // 第一段状态寄存器 always (posedge clk or negedge rst_n) begin if (!rst_n) state IDLE; else state next; end // 第二段次态逻辑 always (*) begin next state; case (state) IDLE: next din ? S_1 : IDLE; S_1: next din ? S_2 : IDLE; S_2: next din ? S_3 : IDLE; S_3: next IDLE; endcase end // 第三段输出逻辑 always (posedge clk or negedge rst_n) begin if (!rst_n) found 1b0; else found (state S_2 din); end endmodule三段式的优势在报告里很容易讲清楚状态转移和输出分离输出逻辑是寄存器的时序输出不会产生锁存器。这里found在检测到连续第三个1的时钟沿打一拍后才拉高比输入序列晚一拍。我见过不少同学在报告里画波形时硬把输出拉高画在第三个1同一拍这明显不符合寄存器时序。如果你写明白“这里有一拍延迟”反而证明你看懂了时序是加分项。写报告时状态机最好配一张状态转移图。不要用代码截图代替图画因为多数情况下一眼根本看不出状态转移关系。如果用工具画图来不及可以手绘后扫描只要状态和跳变条件清楚就行。3.3 报告里最容易被扣分的数据波形、资源和时序三件套一份完整的实验报告光有代码和波形还不够中间章还必须有综合数据。下面这张表是我每次写报告前对照检查的数据项从哪里找报告的常见错误功能仿真波形波形查看器只贴输入不贴输出时间轴挤成一团综合资源占用综合报告的Utilization部分不看全器件占用只挑低占用数据时序余量时序报告中的Slack部分不写约束频率直接贴WNSRTL视图综合后的原理图视图放大到看不出信号名综合资源有一个重点你要在报告里写明「占用了多少LUT、多少寄存器、多少IO」而不是只贴一张全的表格。如果资源利用率超过70%要加一句说明比如「存储器宽度较大」之类。时序报告则更关键比如你约束时钟100MHz综合后WNS是负值那一定要写清楚是哪个路径不收敛、为什么。不写分析直接贴红色报告等于把翻车现场留给评分人自己看。4. 把实验报告写成「接手的人能复现」的文档实验报告的价值不取决于页数而在于「别人能不能照着你的报告、仓库里的代码和波形把实验原样跑出来」。这要求写作结构固化。我见过不少报告代码和波形都对但缺少工程目录说明别人根本不知道怎么用最后被扣掉格式分很亏。4.1 报告结构目标、方法、结果、结论的写实版我建议每个实验报告按五段固定结构来写页数不用多三到五页即可章节写什么篇幅实验目标要验证什么功能约束频率多少用哪个开发板几句话设计方法模块划分、状态机说明、关键代码占一半篇幅仿真与综合波形截图、资源表、时序表并写清结论一页内问题与改进遇到什么问题怎么改的结果变好了吗半页结论功能是否满足资源时序是否收敛两三行「设计方法」这节不要变成大段代码。我一般先用三句话讲整体框图再贴关键模块代码最后加一段说明代码设计的取舍。比如为降低组合逻辑长度把求和拆成两拍或为了省寄存器用二进制编码状态而非独热码。这些内容评分人一眼就能看出你是真做了还是拼的。4.2 截图规范波形图、RTL视图、资源报告截图最忌讳直接用手机拍屏幕。波形图要先把信号按输入、输出、内部、时钟的顺序排列再把时间轴缩放到能看到所有关键变化沿最后用画图工具红框标出关键跳变。截图时保证信号名完整不要只留下半个名字。RTL视图要打开层次化视图只截当前设计模块别截整个芯片布局。资源报告把表格导出成图片或CSV只截关键行和总和行不要截一屏密密麻麻的数字。我的一个习惯是每跑一遍仿真就把截图文件名按sim_lab04_v1.1格式存下来报告里只引用这些文件。这样「代码和截图对不上」的问题基本不会发生。4.3 归档与命名怎样才算「全部」实验报告「全部」不只是页数全还要确保工程、源码、测试平台、约束文件、报告一个不少。我一般按这个规则命名lab04_rat_detect_top_v1.0_20240601.vlab04_rat_detect_top_v1.1_20240602.vreport_lab04_v1.1.md目录下放README.md记录工具版本、仿真命令、已知问题不要用final、new、latest这种名字最后一定分不清。每个实验目录里最好再放一个run.sh或Makefile让接手的人也能一键跑通。所谓「全部实验报告」拆到底就是每个实验都能独立复现缺一个文件都不算全部。5. EDA实验报告避坑指南仿真翻车到报告雷同的5个血泪教训实验报告里的错十个有八个不是设计逻辑错而是流程错。下面这些坑我基本都踩过也有的是帮A同学看报告时发现的列出来你对照排查。5.1 仿真波形「一动不动」改代码像改了个寂寞现象在测试平台里改了激励重新跑仿真波形图还是老样子。原因最常见的是仿真器增量编译缓存了旧文件或者VCD文件名被写死查看器打开的是历史文件。解决删掉中间文件和VCD文件再跑比如make clean make wave确认测试平台里的$dumpfile(dump.vcd)路径没写错最后检查波形查看器实际加载的文件路径别在旧窗口里点刷新。我自己的习惯是每次改完代码都先看$monitor打印的时间戳如果时间戳没变那仿真根本没重跑。5.2 功能仿真全绿综合后时序报告一片红色现象功能仿真完全正确但综合后的时序报告里建立时间余量是负数。原因组合逻辑路径太长或者时钟频率设定得过于激进。常见的是把一条乘法器路径放在一拍内完成导致关键路径delay过大。解决先打开时序报告看最差路径由哪些模块串出来把组合逻辑拆到多个时钟周期或者对大数据位宽改用流水线结构。如果实验题目没规定时钟频率就把约束设成开发板实际能提供的频率别拍脑袋写200MHz。最重要的是报告里如实写时序不收敛的原因和优化方案硬遮反而会被认定为态度问题。5.3 报告里代码和截图对不上现象评分人发现报告里的波形图和代码中的信号名不一致甚至截图里的波形来自另一个实验版本。原因实验结束后才补报告复制了旧版本的截图或者仿真后又改了代码没重新截图。解决只要代码变动超过一行就重新跑一遍仿真并截图截图文件名带上版本号。提交前我会上翻一遍重点看波形图时间轴上有无和当前代码行为冲突的跳变。这个坑其实用一个小脚本就能查末尾我会给个例子。5.4 两份实验报告被判雷同现象两个同学提交的报告测试平台激励时间点完全一样综合资源表格格式也几乎一致。原因都参考了同一份模板代码又没有做个性化修改。EDA实验雷同判定的重点通常在测试平台和错误现象描述这两个部分最暴露问题。解决不要原样照抄测试平台。自己在激励里增加边界条件比如把复位释放时间改晚一点或加入一个非连续输入序列。波形图要有自己的仿真时间戳和信号名因为抄波形图非常容易被发现。哪怕设计思路一样也要用自己的话说明为什么这样激励。5.5 下载到开发板上的行为和仿真结果不一致现象仿真没问题综合后烧到板子上功能偶尔异常或完全不工作。原因综合时没有做引脚约束或者复位没有做异步复位同步释放导致外部信号跨时钟域产生亚稳态。解决报告里附上约束文件的关键行比如引脚号、电平标准、时钟约束在综合报告里确认引脚分配位置复位电路要加两级同步器。这些细节不影响仿真但一上板就露馅。如果实验报告只要求仿真阶段你可以不用细讲板级问题但只要涉及下载这部分就放在「问题与改进」里如实写。6. 用一段Python脚本自动检查实验素材把收尾时间砍一半交报告前的最后一个晚上最怕漏文件。我自己的血泪教训是曾经以为VCD、综合报告、截图都在结果只交了代码和PDF。后来我写了一个小脚本扫描每个实验目录检查该有的文件是否齐全。import sys from pathlib import Path # 期望每个实验目录下都有这些子目录和文件后缀 required { src: [*.v, *.sv, *.vhd], sim: [*.vcd, *.log], report: [*.md, *.pdf], } for lab_dir in sorted(Path(.).glob(lab*)): if not lab_dir.is_dir(): continue for sub, exts in required.items(): subdir lab_dir / sub if not subdir.exists(): print(f[{lab_dir.name}] 缺少子目录 {sub}) continue for ext in exts: if not list(subdir.glob(ext)): print(f[{lab_dir.name}] {sub} 下缺少 {ext} 文件)这个脚本会扫描当前目录下所有lab*开头的目录检查每个子目录里是否有源码、仿真波形和报告文件。你可以按自己的工程结构改required字典比如增加constraint.xdc、bitstream.bit等。脚本执行后终端会列出所有缺失项补完再跑一次直到无输出。再进阶一点你可以在仿真日志里用关键字检查是否通过。比如测试平台里最后打印TEST PASSED那么脚本可以顺带扫描.log文件把缺失该关键字的实验列出来。这样「全部实验」就变成了一行命令能验证的事。我的习惯是每次实验一跑通马上执行一次这个检查把缺失项补掉。等到期末把所有报告汇总时只需要十分钟就能生成完整清单再也不用一个个文件夹翻。写实验报告最怕的不是内容难而是最后一天发现波形没导出来、约束文件没保存。希望这个习惯能帮你省下大量返工时间祝你的实验报告一次过审。希望帮到你。本文还有配套的精品资源点击获取