简介本资源是基于Quartus II平台实现的FPGA交通灯控制系统完整工程面向数字电路、EDA技术及嵌入式硬件初学者与课程设计实践者解决十字路口红绿黄三色灯时序控制这一典型数字逻辑设计问题。压缩包共86个文件涵盖Verilog源码.v、工程配置.qpf/.qsf、综合与仿真报告.rpt/.vwf/.logdb、编译输出文件.sof/.pof、数据库中间文件.cdb/.hdb等核心类型全面覆盖从代码编写、逻辑综合、功能仿真到FPGA下载烧录的全流程开发产物总大小433KB结构规范、即开即用。已有2858人学习下载资源包含可直接运行的交通灯状态机设计、1秒基准时钟分频模块、完整计数器与状态转换逻辑以及配套的波形仿真文件与编译日志便于读者理解定时机制、调试时序冲突、复现工程构建过程并迁移应用于其他状态控制类FPGA项目。1. Quartus交通灯不是“跑个例程就完事”的FPGA入门项目而是数字电路时序建模能力的第一次硬核校验你手头有一块带LED和按键的FPGA开发板打开Quartus Prime新建工程、选器件、写一个traffic_light.v——三分钟搞定红黄绿切换。但当导师问“东西向绿灯亮25秒南北向黄灯必须在第24.8秒准时启动且所有状态转换必须在时钟上升沿完成”你突然发现Verilog里写的always (posedge clk)根本没告诉你“24.8秒”怎么从计数器映射到实际物理时间当板子上灯频忽快忽慢、按键消抖后状态跳变错乱你翻遍例程也没找到“为什么仿真波形完美上板就翻车”的答案。这不是代码语法问题是数字系统级设计思维的断层。Quartus交通灯项目本质是用最朴素的硬件资源3组LED、2个按键、1个50MHz晶振逼你亲手搭建一个带精确时序约束、异步输入同步化、状态机防毛刺、跨时钟域握手的微型实时控制系统。它适合刚学完组合/时序逻辑、能写基础Verilog但没碰过真实时序分析的新手也适合被综合报告里一堆Timing Violation吓退、想从零重建时序直觉的进阶者。别把它当教学Demo——它是你第一次用Quartus的TimeQuest做静态时序分析STA、第一次手动写SDC约束、第一次看懂Fmax报告里“Slow 1200mV 85C Model”含义的实战沙盒。2. 从状态机到引脚绑定用Quartus Prime 22.1 Standard版完成最小可运行交通灯系统2.1 为什么必须用Mealy型三段式状态机——避免组合逻辑环路与隐式锁存器交通灯核心是状态转移但新手常犯的致命错误是写成一段式always (*)全包或二段式状态输出分离但输出用assign。这会导致两个黑匣子问题一是综合工具可能推断出锁存器latch因为未覆盖所有条件分支二是输出直接由状态变量驱动而状态变量本身是寄存器中间插入组合逻辑会引入不可控延迟破坏时序收敛。我坚持用三段式Mealy机关键在于输出不仅取决于当前状态还显式依赖输入如按键这样能天然隔离异步输入对状态机的影响。// traffic_light.v - 核心状态机精简版完整版含消抖与计时 module traffic_light ( input clk_50m, // 50MHz主时钟 input rst_n, // 低电平复位 input btn_east_west, // 东西向紧急按键异步 input btn_north_south, // 南北向紧急按键异步 output reg [1:0] led_ew, // 东西向LED00红, 01黄, 10绿 output reg [1:0] led_ns // 南北向LED00红, 01黄, 10绿 ); // 第一段状态寄存器同步时序 parameter S_EW_GREEN_NS_RED 2b00, S_EW_YELLOW_NS_RED 2b01, S_EW_RED_NS_GREEN 2b10, S_EW_RED_NS_YELLOW 2b11; reg [1:0] state_reg, state_next; always (posedge clk_50m or negedge rst_n) begin if (!rst_n) state_reg S_EW_GREEN_NS_RED; else state_reg state_next; end // 第二段次态逻辑纯组合 always (*) begin case (state_reg) S_EW_GREEN_NS_RED: state_next (timer_ew_green 25000000) ? S_EW_YELLOW_NS_RED : S_EW_GREEN_NS_RED; // 25秒25e6个50MHz周期 S_EW_YELLOW_NS_RED: state_next (timer_ew_yellow 3000000) ? S_EW_RED_NS_GREEN : S_EW_YELLOW_NS_RED; // 3秒3e6周期 S_EW_RED_NS_GREEN: state_next (timer_ns_green 25000000) ? S_EW_RED_NS_YELLOW : S_EW_RED_NS_GREEN; S_EW_RED_NS_YELLOW: state_next (timer_ns_yellow 3000000) ? S_EW_GREEN_NS_RED : S_EW_RED_NS_YELLOW; default: state_next S_EW_GREEN_NS_RED; endcase end // 第三段输出逻辑Mealy型状态输入决定输出 always (*) begin led_ew 2b00; led_ns 2b00; case ({state_reg, btn_east_west, btn_north_south}) {S_EW_GREEN_NS_RED, 1b1, 1b0}: // 东西紧急键按下 {led_ew, led_ns} {2b10, 2b00}; // 东西绿南北红 {S_EW_GREEN_NS_RED, 1b0, 1b1}: // 南北紧急键按下 {led_ew, led_ns} {2b00, 2b10}; // 东西红南北绿 {S_EW_GREEN_NS_RED, 1b0, 1b0}: {led_ew, led_ns} {2b10, 2b00}; {S_EW_YELLOW_NS_RED, 1b0, 1b0}: {led_ew, led_ns} {2b01, 2b00}; {S_EW_RED_NS_GREEN, 1b0, 1b0}: {led_ew, led_ns} {2b00, 2b10}; {S_EW_RED_NS_YELLOW, 1b0, 1b0}: {led_ew, led_ns} {2b00, 2b01}; default: {led_ew, led_ns} {2b00, 2b00}; endcase end // 计时器模块此处简化实际需独立模块并加使能控制 reg [24:0] timer_ew_green, timer_ew_yellow, timer_ns_green, timer_ns_yellow; wire timer_en; // 由状态机输出使能信号控制 // ... 计时器逻辑略见完整工程 endmodule逻辑说明三段式强制分离时序第一段、组合第二段、输出第三段杜绝锁存器Mealy型让紧急按键能立即改变输出无需等待下一个状态周期符合真实交通灯“按键即响应”的需求。参数说明25000000是25秒在50MHz下的精确计数值25×50e6绝不能写成25_000_000或25e6——Verilog不支持科学计数法且下划线分隔符在老版本Quartus中可能报错timer_en必须由状态机产生否则计时器会在所有状态下累加导致状态滞留。2.2 用TimeQuest做首次静态时序分析为什么你的Fmax只有45MHz很多新手编译通过就以为成功但Quartus的Compilation Report里藏着真相。打开Report Timing Analyzer Summary你会看到Critical Path Slack为负值Fmax远低于50MHz。这不是代码bug是未添加时序约束的必然结果。Quartus默认把所有路径当作“无约束”综合器会优先优化面积而非速度导致关键路径延迟超标。解决方法在工程中添加SDCSynopsys Design Constraints文件强制告诉工具“这个时钟必须是50MHz这些输出必须满足建立/保持时间”。在Quartus中右键工程 →Settings TimeQuest Timing Analyzer SDC File新建top.sdc# top.sdc - 时序约束文件 create_clock -name clk_50m -period 20.000 [get_ports clk_50m] # 20ns周期对应50MHz注意单位是纳秒 # 设置输入延迟按键是异步输入需约束其到达时间 set_input_delay -clock clk_50m 5.0 [get_ports {btn_east_west btn_north_south}] # 假设按键信号在时钟上升沿前5ns稳定典型板级布线延迟 # 设置输出延迟LED是输出需约束其离开时间 set_output_delay -clock clk_50m 5.0 [get_ports {led_ew[0] led_ew[1] led_ns[0] led_ns[1]}] # 关键禁止工具优化掉未使用的计数器位否则时序分析失效 set_false_path -from [get_registers timer_*] -to [get_registers state_reg] # 因为计时器只在特定状态使能其输出不直接影响状态转移属伪路径逻辑说明create_clock是基石没有它TimeQuest无法计算任何时序set_input_delay和set_output_delay模拟了PCB走线延迟让工具知道“信号什么时候真正可用”set_false_path是玄学点——若不声明工具会尝试分析计时器到状态寄存器的路径而该路径实际被使能信号切断导致误报时序违例。参数说明-period 20.000单位是ns必须精确到小数点后三位Quartus要求5.0是经验值实际需用示波器测板子上按键到FPGA引脚的延迟新手可先设5.0后续再调。2.3 引脚分配为什么LED不亮90%的问题出在Pin Planner的“未锁定”Quartus的Pin Planner不是配完就完事。常见翻车点选了VCCIO3.3V的Bank却把LED接到VCCIO2.5VBank的引脚电压不匹配LED微亮或不亮按键用了Asynchronous Reset属性但未勾选Use as asynchronous reset导致按键无法触发复位LED引脚分配到Dedicated Clock Pin专用时钟引脚该引脚只能接时钟不能驱动LED。正确操作流程打开Assignments Pin Planner在Device选项卡确认开发板型号如EP4CE6E22C8查看其Bank电压Bank 1/3/4/6/7/8通常为3.3V查开发板原理图找到LED对应的FPGA引脚如PIN_R10对应EW_RED在Pin Planner中搜索该引脚名右键该引脚 →Properties→ 确认I/O Standard为3.3-V LVTTL非2.5-V或1.8-V对于按键右键引脚 →Properties→ 勾选Use as asynchronous reset并设置Reset Synchronization为On启用同步复位防亚稳态。血泪经验某开发者曾因把led_ew[0]分配到PIN_T11Bank 8VCCIO2.5V而整晚调试最后发现板子LED限流电阻按3.3V设计2.5V驱动不足。引脚分配前必查三件事Bank电压、I/O标准、是否为专用功能引脚。3. 异步输入同步化按键消抖不是“加个delay”而是两级触发器的跨时钟域握手3.1 为什么#10000延时在FPGA里是非法操作新手常写always (posedge btn) #10000 btn_sync btn;这是Verilog仿真语法综合器直接忽略#符号生成的电路就是一根导线。FPGA没有“时间延迟”概念只有“时钟周期延迟”。真正的消抖必须用时钟边沿采样状态机判断。标准做法用两级D触发器实现“同步器”再用计数器检测稳定电平。这是跨时钟域按键是异步输入系统时钟是50MHz的黄金法则。// debounce.v - 按键消抖模块双按键独立处理 module debounce ( input clk_50m, input rst_n, input btn_raw, // 原始按键信号高电平有效 output reg btn_sync // 同步后按键单脉冲下降沿有效 ); // 第一级同步器防亚稳态 reg btn_sync1, btn_sync2; always (posedge clk_50m or negedge rst_n) begin if (!rst_n) begin btn_sync1 1b0; btn_sync2 1b0; end else begin btn_sync1 btn_raw; btn_sync2 btn_sync1; // 二级寄存器降低亚稳态概率至10^-9量级 end end // 第二级边沿检测 消抖计数 reg [19:0] cnt_debounce; // 20位计数器最大计数1M对应20ms50MHz下 reg btn_last, btn_cur; always (posedge clk_50m or negedge rst_n) begin if (!rst_n) begin btn_last 1b0; btn_cur 1b0; cnt_debounce 20h0; btn_sync 1b0; end else begin btn_last btn_sync2; btn_cur btn_sync2; if (btn_cur btn_last) begin // 电平稳定 if (cnt_debounce 20hF4240) // 1000000 1ms * 1000实际取20ms1M cnt_debounce cnt_debounce 1b1; else cnt_debounce 20h0; end else begin cnt_debounce 20h0; // 电平变化重置计数器 end // 仅当计数器满且电平由高变低时输出单脉冲 btn_sync (cnt_debounce 20hF4240) (btn_last 1b1) (btn_cur 1b0); end end endmodule逻辑说明btn_sync1/btn_sync2构成同步链将异步信号“拉入”50MHz时钟域cnt_debounce只在btn_curbtn_last时计数确保按键已稳定btn_sync输出严格为1个时钟周期的脉冲可直接作为状态机的enable信号。参数说明20hF4240是十进制1,000,000对应20ms50MHz下1周期20ns1e6×20ns20ms这是机械按键抖动的典型持续时间若用更廉价按键可调至20h124F80200ms。3.2 为什么必须用“下降沿检测”而非“电平检测”交通灯紧急按键需“按一下生效一次”若用if(btn_sync)检测电平只要按键按住超过1个时钟周期状态机就会连续响应导致东西向绿灯闪一下就切黄灯。而下降沿检测btn_last1 btn_cur0保证每个按键动作只触发一次状态转移这是人机交互的基本契约。在顶层模块中调用// 实例化两个消抖器 debounce uut_deb_ew ( .clk_50m(clk_50m), .rst_n(rst_n), .btn_raw(btn_east_west), .btn_sync(btn_ew_pulse) // 单脉冲信号 ); debounce uut_deb_ns ( .clk_50m(clk_50m), .rst_n(rst_n), .btn_raw(btn_north_south), .btn_sync(btn_ns_pulse) ); // 在状态机次态逻辑中使用脉冲信号 always (*) begin case (state_reg) S_EW_GREEN_NS_RED: state_next (btn_ew_pulse) ? S_EW_RED_NS_GREEN : // 按键强制切换 (timer_ew_green 25000000) ? S_EW_YELLOW_NS_RED : S_EW_GREEN_NS_RED; // ... 其他状态 endcase end避坑提示btn_sync必须是reg类型且在always (posedge clk_50m)块中赋值否则无法被综合为寄存器若在always (*)中赋值综合器会推断为组合逻辑导致亚稳态传播。4. 避坑指南Quartus交通灯项目中5个让新手崩溃的真实问题与解法4.1 现象仿真波形完美上板后LED全灭或常亮原因未启用全局复位Global Reset或复位信号未正确同步到所有模块。Quartus默认rst_n是异步复位但若未在Pin Planner中勾选Use as asynchronous resetFPGA内部复位网络不会生效导致寄存器初值随机X态。解决在Pin Planner中右键复位引脚 →Properties→ 勾选Use as asynchronous reset并在代码中确保所有always (posedge clk_50m or negedge rst_n)块内rst_n为低电平时所有寄存器清零如state_reg S_EW_GREEN_NS_RED。4.2 现象按键偶尔失灵或按一次触发多次原因消抖计数器位宽不足。例如用16位计数器最大65535在50MHz下仅能计1.31ms65535×20ns小于按键抖动时间通常10~20ms导致计数器未满就溢出重置误判为“稳定”。解决将计数器扩展至20位支持20ms或24位支持330ms公式位宽 ≥ log2(抖动时间 × 时钟频率)。20ms×50e6Hz 1e6log2(1e6)≈20故至少20位。4.3 现象编译时报错Cant place multiple pins assigned to pin location原因多个信号分配到同一物理引脚如led_ew[0]和led_ns[0]都指到PIN_R10。Quartus不允许引脚复用。解决在Pin Planner中全选所有引脚 →Edit Clear All Assignments清空然后逐个重新分配分配后点击Processing Start Start Analysis Elaboration检查Report I/O Assignment确认无重复。4.4 现象TimeQuest报告中Fmax显示“N/A”或极低值如1MHz原因未创建时钟约束create_clock或时钟端口名与代码中不一致如代码写input clkSDC写clk_50m。解决检查SDC文件中create_clock的[get_ports ...]括号内名称必须与Verilog模块端口名完全一致区分大小写若端口名为clk则写[get_ports clk]。4.5 现象状态机在某个状态死锁LED不再切换原因计时器使能信号缺失。例如在S_EW_GREEN_NS_RED状态未生成timer_ew_green_en信号导致计数器停摆状态永远卡在绿灯。解决在状态机输出逻辑中为每个计时器添加明确的使能信号assign timer_ew_green_en (state_reg S_EW_GREEN_NS_RED) || (state_reg S_EW_YELLOW_NS_RED); assign timer_ew_yellow_en (state_reg S_EW_YELLOW_NS_RED); // ... 其他使能信号并在计时器模块中用if(timer_en)控制计数而非依赖状态变量。5. 进阶技巧用SignalTap II实时抓取状态机跳变时刻定位“24.8秒”精度误差根源5.1 为什么示波器测不准FPGA内部时序——SignalTap是唯一可信的“黑匣子”你想验证“东西向绿灯是否真在24.8秒切黄灯”但用示波器测LED引脚看到的是驱动电路延迟LED压降、限流电阻、PCB走线而非FPGA内部计数器值。SignalTap II是Quartus内置的逻辑分析仪能以系统时钟精度20ns采样任意内部信号这才是定位时序误差的后悔药。操作步骤在Quartus中打开Tools SignalTap Logic Analyzer点击File New创建singnal_tap.stp在Node Finder中搜索state_reg、timer_ew_green、timer_ew_green_en添加到采样列表设置采样深度为1024足够捕获数次状态跳变设置触发条件State_reg S_EW_GREEN_NS_RED AND timer_ew_green 2480000024.8秒24.8e6点击File Compile生成包含SignalTap的sof文件Hardware Program Device烧录点击Run Analysis开始抓取。5.2 从SignalTap波形中读出三个关键真相观察抓取的波形重点关注三组信号的时间关系下图示意信号名波形特征诊断价值state_reg在S_EW_GREEN_NS_RED保持高电平确认状态机未提前跳变timer_ew_green从0递增至24800000后归零确认计数器精度无溢出timer_ew_green_en在state_reg为绿灯时为高其他时间为低确认使能信号无毛刺典型发现若timer_ew_green在24800000处未归零而是跳到0后立刻跳回1说明计数器比较逻辑有竞争如写成若timer_ew_green_en在状态切换瞬间出现窄脉冲1个时钟周期说明状态机输出存在组合逻辑毛刺需在输出端加一级寄存器同步若state_reg在timer_ew_green24800000时未跳变但下一周期才跳说明次态逻辑中判断被综合为多级门延迟需在SDC中添加set_max_delay约束关键路径。5.3 把SignalTap变成自动化测试工具用TCL脚本批量验证100次跳变手动抓波形效率低用Quartus内置TCL可自动化。在Tools Tcl Scripts中新建脚本# auto_test.tcl - 自动化SignalTap测试 set_device EP4CE6E22C8 set_global_assignment -name SIGNALTAP_FILE signal_tap.stp # 设置触发条件为24.8秒点 set_instance_assignment -name SIGNALTAP_TRIGGER_CONDITION timer_ew_green 24800000 -to trigger_node # 运行100次采样每次间隔1秒 for {set i 0} {$i 100} {incr i} { puts Running test $i... execute_module -tool signaltap # 等待采样完成实际需加延时或状态查询 after 1000 # 导出CSV数据 export_data -format csv -file test_$i.csv } puts All tests completed.运行后脚本会自动生成100个CSV文件用Python脚本分析timer_ew_green从24799999到24800000的跳变时间差统计标准差。若标准差10ns说明时序余量不足需优化关键路径。我的习惯每次修改状态机或计时器逻辑后必跑一次SignalTap抓10次波形看state_reg跳变沿是否严格对齐timer_ew_green归零沿。FPGA设计没有“差不多”只有“精确到一个时钟周期”。曾经为排查一个2ns的偏移我连续三天抓波形对比最终发现是Quartus综合时把两个无关的计数器合并到了同一LUT增加了布线延迟——这种细节只有SignalTap能告诉你。希望帮到你。本文还有配套的精品资源点击获取