简介广东工业大学EDA实验报告全套资料包适合电子、微电子、计算机等专业学生系统学习电子设计自动化。内容覆盖数字电路基础、VHDL/Verilog硬件描述语言、FPGA/CPLD开发、逻辑综合、布局布线以及验证调试等核心环节可帮助读者从概念设计到物理实现完整走通EDA流程。资源压缩包共1651个文件约52.67MB主要包含v源码、tcl脚本、xml/rpt/log报告日志、docx文档和png图表等其中rpt与log可还原综合仿真过程tcl脚本便于复用工程配置整体按项目分目录组织便于快速定位。目前已有3584人学习下载。报告完整保留了Quartus/Vivado/ModelSim等工具产出的工程文件、综合报告与中间调试数据并涉及数字时钟、计数器、加法器、乘法器等典型项目适合用于实验复盘、课程设计参考或考前复习可直接对照思路验证自己的设计。1. EDA实验报告能直接照抄的不只是代码是一整套提前踩过坑的流程网上下到的EDA实验资源大多是散装的代码片段真到交报告前一周你会发现最耗时间的不是写代码是把工程建对、把引脚分配对上、把仿真波形跑出来。这套某高校EDA课程全部实验报告覆盖从组合逻辑到时序逻辑的八个经典实验每份都带完整代码、引脚分配表、仿真波形说明和思考题参考适合正在修数字逻辑或EDA课程、想在一周内补齐实验报告的人。它不是代写模板是帮你把别人调通的东西快速变成自己交得上的东西的完整路径从新建工程到上板验证的每一步都能在报告里找到对应的参数和截图依据。2. 这套EDA实验报告包里有什么八个实验的交付物清单与报告骨架2.1 实验清单从组合逻辑到时序逻辑的完整覆盖EDA实验课排课有个规律前几周是组合逻辑中间是时序逻辑最后是综合设计。这份资源里的八个实验基本按这个顺序排分别是基本逻辑门设计、3-8译码器、全加器、4选1多路选择器、模可变计数器、分频器、交通灯状态机、数字钟综合设计。前四个是组合逻辑后三个是时序逻辑数字钟相当于把计数器、分频器、译码器和状态机串起来的总复习也是报告篇幅最长的一份。拿到报告先别急着打开先按实验名跟自己的课程大纲对一遍。不同学校的实验名称可能略有差异比如有的叫流水灯有的叫跑马灯但核心知识点是一样的。对不上的时候去看报告里的原理分析部分按知识点对照比按名字对照靠谱。课时少的学校可能只做其中五六个实验课时多的会把这八个全做一遍这份资源最大的价值在于顺序合理前后实验的代码风格和端口命名是延续的改起来比从零拼凑顺手得多。序号实验名称逻辑类型核心知识点上板外设1基本逻辑门组合逻辑与或非门、真值表验证拨码开关、LED23-8译码器组合逻辑case语句、低有效输出拨码开关、LED3全加器组合逻辑半加器级联、进位逻辑按键、数码管44选1多路选择器组合逻辑assign语句、数据选择拨码开关、LED5模可变计数器时序逻辑清零条件、模值参数化按键、数码管6分频器时序逻辑偶分频、奇分频、占空比板载晶振、LED7交通灯状态机时序逻辑三段式写法、状态转移数码管、LED8数字钟综合设计混合逻辑模块例化、级联调试数码管、按键这个表是从八份报告里抽出来的公共信息。实验5到实验7是上板调试最容易出问题的三个报告里对应的引脚分配表和仿真波形截图也最详细后面第4章会专门讲这三个实验的代码改造方法。2.2 报告骨架每份报告稳定包含的五个板块拆完第一份报告之后你会发现这套报告的结构高度统一每份都是五块实验目的、原理分析、核心代码、仿真波形与说明、引脚分配与上板现象。这个结构本身就是可以抄作业的骨架。实验目的一般是两三条围绕本次实验要掌握的知识点展开原理分析重点在真值表和状态转移图核心代码是Verilog源码仿真波形部分除了截图还有对波形关键位置的文字解读引脚分配表直接对应到芯片管脚号。写报告的时候这个骨架直接沿用把代码和波形换成自己的解读文字稍作修改整体结构逻辑就是自洽的。最容易被老师挑毛病的是实验目的写得像空话比如“掌握EDA设计流程”这种报告里给的是更具体的说法比如“掌握case语句设计3-8译码器的方法理解低有效输出与LED负逻辑的对应关系”这种写法的好处是答辩时老师能顺着你的目的往下问你能答得上来。原理分析部分是报告里最不需要动脑但最不能删的部分。它起到的作用是让老师相信你理解电路结构而不是只会贴代码。全加器那份报告里原理分析画了半加器和全加器的引脚连接图还写了进位信号的传播路径说明这部分建议保留原图思路重新画一遍或者截图时带上自己的标注比空写一段“通过本实验掌握了XXX”好得多。2.3 交付物边界代码、引脚表、仿真图在报告里各自的角色整套资源解压之后每个实验一个文件夹文件夹里的文件大致是以下几类。这些文件在报告里各有各的用途别混着用。文件类型常见命名规则在报告里的用途源文件模块名.v给老师看核心逻辑仿真激励tb_模块名.v验证波形不需要贴进正文引脚分配记录引脚表或QSF片段上板必备报告里以表格呈现仿真波形截图波形.png报告分水岭必须带标注实验报告正文Word文档整合以上全部内容代码解决的是能不能跑通的问题引脚分配解决的是上板能不能亮的问题波形图解决的是报告能不能拿高分的问题。多数人栽在最后一个仿真波形截图只是贴了一张图没有任何标注和解读。报告里的波形说明必须写清楚哪个信号在什么时间发生了跳变、对应代码里的哪一行逻辑这才是老师判断你是不是真懂的关键。引脚分配记录是上板实验最容易漏掉的部分。有些实验报告只写了代码和仿真没有引脚表你以为省事了实际上板时才发现每个信号都要对着板卡丝印一个个查一晚上就耗在这个上面。这套报告里每个实验都给了完整的引脚映射表拿到之后直接跟自己的板卡型号对照能用的部分直接用不能用的照着格式改成自己的型号效率会高很多。提示报告里附的代码风格偏教学向注释写得比较多适合直接阅读和改造。版本兼容性不好说用之前先在自己电脑上编译一次具体流程看下一章。3. 从Quartus建工程到ModelSim仿真完整可复现流程的三个关键环节3.1 工程配置四个关键参数一次对齐这份报告的实验环境是Quartus加ModelSim国内高校EDA实验室大多用这套组合。拿到任何一份报告第一步不是看代码而是照着自己的软件版本新建一个空工程把参数对齐。新建工程时有四个参数最容易出错器件家族、具体型号、仿真工具、顶层模块名。实验室板卡常用的Cyclone IV系列具体型号在板卡背面丝印上能看到不同型号的引脚编号不通用仿真工具要选ModelSim否则后面跑仿真时菜单里找不到对应选项顶层模块名必须和代码里的module名一致不然编译直接报错。这几个参数不对后边的引脚分配全白做。最常见的情况是器件型号选错一个后缀编译倒是能过但引脚分配界面里找不到板卡对应的管脚编号整个Pin Planner里搜不到想要的引脚名。报告里的引脚表是在特定型号下截的型号不对引脚表就失效了。第一次新建工程花五分钟把四个参数核对完后面八个实验都能复用同一个工程模板比每个实验单独新建省事得多。# 新建工程时建议的配置顺序 1. 工程名与顶层模块同名例如 decoder3_8 2. 器件家族Cyclone IV系列 3. 具体型号按板卡丝印填写例如 EP4CE6E22C8 4. 仿真工具ModelSim 5. 顶层模块名与第一个实体名一致上面的配置清单是从报告的实验环境说明里抽出来的。工程名和顶层模块名保持一致能避免很多低级错误比如报告里把工程命名为实验二的缩写但顶层模块用的是decoder3_8编译时Quartus默认把工程名当顶层模块找不到模块就直接报错。我一般建议工程目录也用英文命名别放中文路径ModelSim对中文路径的兼容性一直不好这个坑在3.3节还会再提到。3.2 最小可运行示例3-8译码器的代码、编译与引脚分配用报告里比较靠前的实验——3-8译码器举例。它逻辑简单、引脚少最适合拿来验证环境和跑通流程。module decoder3_8( input [2:0] a, // 3位输入 input en, // 使能低有效 output reg [7:0] y // 8位输出 ); always (*) begin if (!en) y 8b1111_1111; // 使能无效时输出全1 else case (a) 3b000 : y 8b1111_1110; 3b001 : y 8b1111_1101; 3b010 : y 8b1111_1011; 3b011 : y 8b1111_0111; 3b100 : y 8b1110_1111; 3b101 : y 8b1101_1111; 3b110 : y 8b1011_1111; 3b111 : y 8b0111_1111; default: y 8b1111_1111; endcase end endmodule这段代码的逻辑不复杂使能en低有效为0时输出全是1为1时才按输入a译码。输出用低电平表示选中位这样接的是板子上的LED负逻辑直接能亮。报告里对这段代码的解读是重点讲了case语句和default分支的作用default分支在组合逻辑里很重要少了它综合时会多出锁存器板上现象就是输出乱跳。编译通过后打开Assignment Editor做引脚分配。报告里给了一张引脚对应表a[0]、a[1]、a[2]分别映射到拨码开关的三个管脚y[7:0]映射到八个LED管脚。注意引脚表里的管脚号是板卡定死的不能自己改改了下载后灯就不亮。分配引脚时用表格视图逐行填比在Pin Planner里用鼠标拖快很多填完检查一遍使能引脚有没有分配很多人漏掉en导致仿真正常但上板无反应。3.3 仿真激励Testbench里最容易抄错的延时写法很多人在仿真这一步卡住主要原因是激励文件里延时写法不对。报告配套的Testbench写法如下timescale 1ns / 1ps module tb_decoder3_8; reg [2:0] a; reg en; wire [7:0] y; decoder3_8 uut ( .a(a), .en(en), .y(y) ); initial begin en 1; a 3b000; // 先使能给三组典型输入 #100 a 3b001; #100 a 3b010; #100 a 3b011; #100 a 3b111; #100 en 0; // 使能无效验证输出全1 #100 $stop; end endmodule激励文件的要点是初始值先给en1保证前几组输入都在译码状态每个输入间隔100ns让波形图上看得清变化结尾用$stop而不是$finish波形窗口不会立刻关闭。每组的间隔不是随便写的报告里的波形截图也是按100ns一格截的截图时间点能和仿真结果对应上。ModelSim里跑仿真的操作步骤是先编译所有.v文件再打开Simulate菜单选择Start Simulation在work库里选中tb_decoder3_8然后右键这个模块选择Add Wave最后点Run All。如果波形窗口一片空白先检查是不是忘记把testbench模块加进工程编译列表。Quartus默认只编译源文件Testbench文件如果没单独Add到编译列表仿真时调不到模块。注意仿真路径里不要出现中文文件夹名ModelSim对中文路径的支持很差这是很多人忽略的坑。工程目录用纯英文仿真库路径也用纯英文能避免一半以上的仿真异常。4. 高频实验直接改代码分频器、计数器与状态机的参数化写法4.1 偶分频与奇分频可复用代码与仿真验证方法报告里分频器实验做了两种偶分频和奇分频。偶分频是基础奇分频是拉分点。先看偶分频module divider_even #( parameter DIV 4 // 分频系数必须是偶数 )( input wire clk, // 输入时钟 input wire rst_n, // 复位低有效 output reg clk_out // 分频输出 ); reg [15:0] cnt; always (posedge clk or negedge rst_n) begin if (!rst_n) begin cnt 0; clk_out 0; end else if (cnt DIV/2 - 1) begin cnt 0; clk_out ~clk_out; // 翻转输出占空比50% end else begin cnt cnt 1; end end endmodule这段代码用参数DIV控制分频系数改一个数字就能换成其他分频比。核心逻辑是cnt从0数到DIV/2-1然后翻转输出这样输出时钟的周期就是输入时钟的DIV倍。报告里演示的是4分频和8分频两个实例化改参数重编译后跑一遍仿真波形图上数一下输出周期是输入的几倍就能验证结果。不把DIV写成参数直接写成固定数字会带来一个麻烦实验要求从4分频改成6分频时得在代码里找清零条件和翻转条件两处地方改漏改一处占空比就变成非50%。改成参数之后只改顶部的数字报告里代码和测试数据还能保持一致性问答环节也答得清楚。奇分频稍微麻烦一点50%占空比的奇数分频需要同时做上升沿计数和下降沿计数再取或。报告里用的是上升沿计到(N-1)/2下降沿也计到(N-1)/2两个输出相或的经典写法。这一段的代码可以在偶分频基础上改把翻转条件里的DIV/2-1换成(N-1)/2再加一段下降沿触发的always块最后用assign把两个输出相或。上板时用LED看亮度变化最直观5分频的LED闪烁频率和4分频明显不同。4.2 模可调计数器把模值从固定改成参数的关键行计数器实验比分频器更常考。报告里的计数器不是死板的0-15计数器而是模值可调的版本。核心区别在于计数器的清零条件module counter_mod #( parameter MOD 12 // 计数模值数到MOD-1后归零 )( input wire clk, input wire rst_n, input wire en, // 计数使能 output reg [3:0] q // 计数输出 ); always (posedge clk or negedge rst_n) begin if (!rst_n) q 0; else if (en) begin if (q MOD - 1) q 0; // 到模值-1就清零 else q q 1; end end endmodule用MOD参数代替硬编码的15是这套代码里最值得学的写法。仿真验证时把MOD改成5跑一遍仿真观察q的值是否在0到4之间循环就能确认参数生效。把代码复制进实验报告之前记得把参数改成实验要求的实际模值报告里代码和实验要求不一致是最明显的硬伤。这个实验上板时通常会配数码管显示注意数码管显示需要把q的值再经过一个七段译码模块报告里这个译码模块是把3-8译码器实验的代码改过来的端口从8位改成7位逻辑完全复用。如果你所在学校用的是共阴数码管译码表要按共阴的段码来共阳的段码表直接用会显示乱码这是上板才看得出来的问题仿真阶段完全正常。4.3 状态机报告怎么写状态转移图转表格的思路交通灯状态机是整套报告里篇幅最长的一份也是最容易拿高分的一份。代码是三段式状态机第一段状态转移第二段次态逻辑第三段输出逻辑。代码细节可以改报告里真正值钱的是状态转移图转表格的表达方式。报告里把状态转移图画成了四行表格现态、次态、转换条件、输出。四个状态分别是东西绿灯南北红灯、东西黄灯南北红灯、东西红灯南北绿灯、东西红灯南北黄灯转换条件就是计时结束信号。表格比纯文字描述好写也比图好画Word里拉一个四列多行的表格就能搞定。写这部分的时候别把状态转移图照抄成图片挂上去就完事。常见做法是把表格后面跟三行文字解读每个状态持续多少秒、什么信号触发跳转、跳转后哪些灯变化。这样写既显得理解了状态机的本质又不容易被查重判成直接复制。三段式状态机的代码里第二段用组合逻辑写次态第三段用时序逻辑写输出写报告时把这两段分开贴中间加一句“次态逻辑根据当前状态和计时结束信号生成下一状态”整个报告的可读性会好很多。5. 仿真与下载避坑指南五个最容易翻车的环节和对应解法5.1 现象波形图全高阻Z看起来像玄学波形窗口里输出信号全是高阻Z一个有效电平都没有。第一次遇到往往以为代码写错了反复检查也没发现问题。原因是端口没打通。Verilog里wire类型的输出在没有驱动时就是高阻Z模块例化时输出端口没接对或者Testbench里reg类型变量没有赋初始值都会导致这个现象。还有一种是复位信号一直有效所有输出都被复位成高阻看起来也是Z。解决方法是先检查例化名是否一致再检查initial块里是否给所有reg变量赋了初始值。拆报告时发现某个实验的激励文件初始值写的是X要改成0或1。把这两个地方查一遍高阻Z的问题基本能消除。5.2 现象引脚分配保存后直接报错在Assignment Editor里把引脚按报告的表填完点击保存Quartus直接弹出错误提示引脚被占用或引脚位置违规。原因是板载时钟或某个外设已经默认分配了同一个引脚。报告里用的是某高校实验室同款板卡的引脚表如果你的板卡型号不一样引脚冲突是必然的。甚至同型号的板子不同批次的丝印也可能有细微差异。解决方法是打开Pin Planner视图先把有冲突的引脚清空再按芯片手册重新映射。没有手册的话对着板卡丝印和官方引脚图逐个查。记住一个原则引脚分配表是参考不是真理永远以你自己板卡的实际丝印为准。5.3 现象ModelSim仿真窗口什么都没跑出来点了Run All波形窗口是空的或者只有时钟没有输出信号。检查了代码对照了报告还是找不到原因。原因是两个一是例化名和模块名不匹配二是没有把被测模块的testbench文件加到工程里。Quartus默认只编译源文件Testbench文件如果没单独Add到编译列表仿真时调不到模块。仿真库路径里有中文名也会导致类似现象。解决方法是编译后先在work库里确认被测模块存在然后在Simulate菜单下把work库里的testbench模块选为顶层。路径里的中文文件夹改成英文重新编译一次基本就能跑出来。5.4 现象仿真正确上板后灯不亮仿真波形没有任何问题下载到板子上按了按键灯没反应甚至完全没有现象。原因是时钟引脚没接对。仿真里的clk是写在Testbench里的虚拟时钟上板后clk必须接到板载晶振的真实引脚。报告里给了时钟引脚位置但很多人在分频器实验里把输入时钟错接成了普通IO口仿真没问题上板自然没动静。解决方法是下载前在Pin Planner里确认clk管脚和板载晶振引脚一致。另外检查复位信号的极性如果板子按键按下是低电平代码里写的却是高有效复位一上电就一直复位灯永远不会亮。5.5 现象报告查重率偏高报告提交到系统里查重率30%以上被老师退回要求修改。这种情况在资源共享率高的班级里特别常见。原因是代码和原理分析部分几乎原样复制。代码复制是最容易被查重判定的部分因为字符序列完全一致时查重系统能精确匹配。解决方法是代码部分做三处调整变量名换个风格注释全部删掉重写模块名和端口顺序按自己的习惯调整。原理分析部分的真值表和状态转移图可以保留但周围的文字解读必须用自己的话重写。报告里那些现成的解读文字属于参考思路不是直接复制素材。6. 把别人的报告变成自己的改造模板的三个验收方法报告拿到的第一反应肯定是先复制粘贴看看但直接粘到Word里交上去查重那关就过不去。更实际的做法是先把它当成代码模板拿到手先做三个改动改完再跑仿真验证。第一个改动是改某个参数。比如计数器实验把报告里的模值从12改成实验要求的值再跑一遍仿真看波形是否在预期位置归零。这一步能同时验证两件事代码可编译参数确实生效。第二个改动是重新编译。在自己电脑上把每个工程的代码重新编译一次记录编译报告里的errors和warnings数量编译通过不是结束有warning也要看比如定义了未使用的信号这类warning会在答辩时被老师追问。第三个改动是重新截波形图。仿真跑完后把波形窗口放大到合适的刻度用鼠标拖选关键跳变沿导出带时间戳的截图替换掉报告里原有的波形图。新截图的时间点和你的代码参数完全对应这份报告才算真正属于你。从那以后我每次拿到别人的EDA实验报告都强制自己走一遍改参数、重编译、重截图的流程代码即使格式上跟原报告很像内容上也已经隔了一层。查重不是目的关键是只有自己亲手跑通的工程答辩被问到的时候才答得出来。希望帮到你。本文还有配套的精品资源点击获取