设计片上温度传感器最让人反复权衡的往往不是PN结本身而是把温度信号变成数字码的那条ADC链路。BJT温度传感器本身输出的电压幅度很小温度变化一摄氏度折算下来可能只有几百微伏而系统又要覆盖-40℃到125℃的宽范围同时对绝对精度要求很高。这种“信号弱、动态范围宽、噪声预算紧”的组合逼着架构层面必须认真选ADC是走高分辨率、慢速的ΣΔ路线还是走面积小、逐级逼近的Cyclic ADC路线或者是两者融合这篇文章会从BJT前端物理特性出发逐步拆解ΣΔ和Cyclic ADC各自的能力边界再讲清楚为什么把它们融合进一个架构里是可行的以及融合设计里那些容易被忽略的实现细节。我假设读者已经有了基本的模拟电路概念知道什么是运放、比较器、开关电容不要求你写过完整的数据转换器。所以涉及原理的地方我会带上公式和直觉解释涉及实现的地方会尽量给到模块级颗粒度方便你直接照着做架构评估或开始第一版原理图设计。1. BJT温度前端为什么不能只靠一个ADC包打天下1.1 一对互补电压提供的温度信息BJT温度传感器的基础是双极晶体管的VBE温度特性。对单个晶体管来说集电极电流基本固定时VBE近似满足VBE (kT/q) · ln(IC / IS)其中IS是饱和电流它本身强烈依赖温度。把整个表达式对温度求导之后实际看到的VBE温度系数大约在-1.7mV/K到-2mV/K之间也就是温度升高VBE明显下降。这个负温度系数电压很适合用来感知温度但它受工艺偏差影响比较大不能单独作为高精度测量依据。因此实际设计中通常同时测量两个不同发射极面积BJT之间的电压差ΔVBE。两个晶体管工作在相同的集电极电流密度比N下时ΔVBE (kT/q) · ln(N)这个量只跟绝对温度成正比是一个很干净的PTAT与绝对温度成正比信号。比如N取8室温附近ΔVBE约为54mV温度系数约为0.18mV/K。虽然数值小但它不依赖IS的绝对值匹配做到位之后长期稳定性和一致性都远好于单管VBE。温度传感器前端的核心工作就是把VBE和ΔVBE这一对“互补电压”采样、缩放再送进ADC。最终温度码通常是对这两个电压做加权组合既消除工艺离散带来的截距偏差又保留随温度变化的斜率再配合数字校准得到高精度读数。1.2 测量链路对ADC的真实需求很多人第一反应是温度变化这么慢随便找个16位ADC慢慢转换不就行了问题出在信号电平幅度太小。如果以ΔVBE作为主信号源整个-40℃到125℃范围内ΔVBE变化大约只有30mV上下要分辨0.1℃等效温度ADC需要能分辨大约18µV的电压。虽然只看满量程比值只需要约10到11位有效分辨率但真实系统里还有输入失调、开关电荷注入、运放噪声、基准漂移和各种干扰实际有效位数至少要留到16到18位量级数字后端才有余量去校准。这就带来了一个矛盾温度传感器需要复杂一点的ADC来保证分辨率和噪声整形能力但片上传感器又对面积和功耗极度敏感尤其是要和主控芯片、无线收发机集成在一起时ADC部分分到的面积通常非常有限。所以在架构选择上我们不能只看“能转成多少位”还要看“为了这些位数付出了多少面积、功耗和校准复杂度”。这也正是ΣΔ和Cyclic ADC各有一批拥趸却又都很难单独胜任片上温度传感器全部需求的原因。2. ΣΔ与Cyclic单打独斗各自的精度天花板和面积代价2.1 ΣΔ的过采样增益与“体格”问题ΣΔ转换器的核心思路是过采样加噪声整形。量化器本身的位数不需要很高单比特量化器甚至只有一位但通过反馈环路把量化噪声推到高频段再用后级数字滤波器把带外噪声滤掉就能换回很高的等效分辨率。公式层面一阶ΣΔ调制器在过采样率OSR下的理想信噪比提升约9dB/倍频程二阶则是15dB/倍频程。温度信号是准静态的OSR做高一点完全可行所以ΣΔ在分辨率上的表现非常亮眼。再叠加单比特量化器的天然线性度几乎不用担心DAC失配问题。但ΣΔ方案有两个很实在的代价。第一是数字后处理逻辑面积一个完整的CIC级联或高阶抽取滤波器需要上万个标准单元放在传感器电路旁边是很明显的面积负担。第二是模拟积分器数量要达到16位以上有效分辨率单靠一阶结构需要极高的OSR转换时间又太长用二阶甚至三阶结构则意味着多个运放和开关电容积分器同时工作功耗很快就不是“传感器该有的功耗”了。2.2 Cyclic ADC的小面积优势与误差累积Cyclic ADC国内也常叫循环ADC基本框图其实很紧凑一个MDAC乘法DAC、一个比较器和一个采样网络通过在同一时刻复用运放逐周期产生数字位。每周期完成一次“采样、比较、残差放大”循环经过若干周期就能得到最终码字。为了降低比较器失调影响通常会采用1.5bit/cycle的冗余结构。这种结构最大的优点是面积小因为核心模拟部分就一个运放和一组开关电容缺点是误差会逐周期累积。每次残差放大都要依赖MDAC的闭环增益精度和电容匹配度如果运放增益有限、电容失配过大或建立时间不足误差会随着循环次数不断叠加上去无法像ΣΔ那样靠噪声整形来把误差推到带外。因此纯Cyclic ADC要达到高精度对运放直流增益、建立速度和电容匹配的要求都很苛刻往往需要配套数字校准或者电容修调。2.3 单一结构面对温度测量时的取舍把两种结构放到温度传感器场景里对比就能看到各自的短板指标纯ΣΔ方案纯Cyclic方案高分辨率获取方式过采样噪声整形容易做高逐周期迭代依赖匹配和运放精度模拟面积需要多个积分器面积偏大核心仅一个MDAC面积小数字面积抽取滤波器较大数字逻辑简单转换时间需要较多时钟周期时钟周期与位数线性相关校准压力主要校准传感器前端需要校准ADC自身增益和失配失调处理可通过斩波/chopper有效抑制失调会在循环中被放大处理更难这就不难理解为什么我会倾向融合思路让面积小的Cyclic做粗量化给系统提供大部分数字位让精度高、具有整形特性的ΣΔ处理Cyclic留下的残差补足低位的分辨率和噪声性能。两者分工合作既不把压力全压在单一ADC结构上也不让DSP部分无限膨胀。3. 融合架构的信号接力粗码做骨架、残差做精修3.1 原理把Cyclic的残差当成ΣΔ的输入融合架构的基本思想可以理解为“粗量化加精量化”两级结构。先让Cyclic ADC执行若干个循环周期把输入电压的大概大小用若干位粗码确定出来此时MDAC最后一轮输出的残差Vres并没有被丢掉而是被保留下来。接下来这个残差被送入一个增量式ΣΔ调制器用M个时钟周期对Vres进行过采样和噪声整形获得低位的精码。这个过程听起来很像Zoom ADC里SAR加ΣΔ的组合但这里用Cyclic替代SAR有一个很自然的理由Cyclic本身就有MDAC它的每次循环都天然产生一个经过放大的残差电压可以直接作为ΣΔ的输入信号不需要额外增加一个残差放大器。SAR结构在粗转换结束后如果要送残差给ΣΔ往往还要补一级驱动或残差运算这既增加面积也引入额外噪声。换言之融合架构里的Cyclic不只是“前面的一位一位挤出来”它还充当了信号调理器的角色把弱到几十毫伏的BJT电压放大到适合ΣΔ处理的幅度范围。3.2 主路径与时序控制融合转换器的完整工作流程大致分为三个阶段预复位阶段对后端增量ΣΔ的积分器进行复位确保每个转换周期都从零状态开始。粗循环阶段Cyclic完成R个周期输出R位粗码同时保留最后一个周期的残差。精转换阶段残差进入ΣΔ进行M个周期的累积数字后端同步处理粗码和精码按权重合成最终数字输出。控制状态机要严格保证阶段切换时没有毛刺尤其是粗循环结束到精转换开始的那一拍残差保持电容上的电荷必须完整保留下来。假如在切换瞬间出现时钟重叠或者开关时序混乱Vres会丢掉最低位的几个LSB整个融合方案的分辨率优势就白费了。3.3 残差范围与动态裕量设计融合设计里最关键的隐性约束是粗码产生的量化残差必须落在精转换器的输入范围之内。Cyclic每周期如果采用1.5bit冗余残差理论上被限制在±Vref/4以内但实际运放建立误差、电容失配和比较器失调都会让残差边界变大。要是残差超过ΣΔ调制器的满幅输入范围精转换阶段就会发生削波输出码出现非线性跳变。解决手段通常有两个方向一是给ΣΔ输入级留出10%到20%的动态范围裕量相当于把精转换器的满幅输入设计得比理论残差范围大一圈二是在数字合成时留重叠位精码取略多几位粗码的个别误码可以在后续校准中被吸收。这两个方向不冲突建议同时做。4. 关键模块的落地细节斩波、失配校准与数字校正4.1 前端偏置与斩波稳定BJT前端最怕的其实是低频噪声和失调。传感器输出电压幅度只有几十毫伏任何运放输入失调都可能直接等效成好几摄氏度的温度误差。因此前端放大器和Cyclic里的MDAC运放都需要做斩波稳定把低频1/f噪声和直流失调调制到斩波频率附近再通过后续滤波或数字平均滤除。斩波频率的选择要结合ΣΔ的过采样率来定常见做法是取调制器主时钟的1/4或1/8。斩波频率太低不能有效避开1/f噪声拐角频率太高又会带来明显的开关电荷注入和时钟馈通反而增加输入等效噪声。实际设计时我会先跑一版噪声仿真扫描斩波频率与输入等效噪声的关系再取曲线平坦区间的中心值。4.2 MDAC电容失配与DEM处理Cyclic ADC的精度上限通常由MDAC中电容匹配决定。现代工艺里MIM电容失配可以做到0.1%以下但对16位级别的传感器来说仍然不够所以需要引入动态元件匹配DEM。常见做法是对MDAC里的单位电容做数据加权平均也就是根据本轮的数字输出码把下一次要接入的单位电容顺序轮换让失配误差被平均成近似白噪声再靠ΣΔ或数字后处理压下去。需要特别注意DEM的切换也要和粗循环阶段严格同步。若在残差放大期间切换电容组会产生瞬态扰动残差这种扰动会被后端ΣΔ当有效信号处理直接变成温度码上的毛刺。4.3 数字校准与两点校正流程无论融合架构把ADC精度做得多高BJT本身的老化和工艺离散都是绕不开的。工程上最实用的办法是两点校准加线性拟合在某个低温点和某个高温点获得传感器输出码计算出斜率和截距存储在片上寄存器或一次性熔丝中。实际校准顺序建议这样走关断斩波测量系统失调记录为固定偏移在低温参考点读取原始温度码在高温参考点读取原始温度码由两点差值求斜率由任一点求截距若仍存在残余非线性再采集第三个中间点建立一阶或二阶修正表。有些设计会在这个融合架构里额外加一个自校准模式让BJT接入固定的基准电流ADC转换出来的码值只反映信号链路本身的一致性再用这个码去修正随温度漂移的增益误差。这个模式对量产测试很有帮助可以大幅减少标定时间。4.4 版图层面的三个敏感点版图对传感器精度的影响往往比原理图更大。第一是BJT阵列的摆放。发射极面积比较大的BJT阵列最好做成共质心结构并且远离大摆幅数字信号。数字逻辑翻转时通过衬底耦合进入BJT基极的噪声会被前端直接当作温度偏差而且很难靠斩波完全消除因为斩波只能处理低频失调处理不了高频尖峰。第二是敏感的保持电容。融合架构里粗循环结束时的残差保持电容对电荷泄漏极其敏感。顶层走线、相邻金属层切换都会通过寄生电容改变保持节点电压。这片区域上方的金属层建议尽量留空或者铺一层接地的屏蔽层。第三是电源域隔离。模拟前端、ADC核心和数字抽取滤波器最好分成三个供电网络片内用适当阻值的RC隔离避免数字滤波器的时钟活动通过电源轨反灌进模拟电路。5. 实测数据、调试踩坑与复用思路5.1 典型性能对比与实测结果以我经手过的一个测试结构为例目标温度范围-40℃到125℃供电1.8V设计要求平均功耗低于40µW。前期比较过纯ΣΔ和融合方案两版实现得到的大致结果如下参数纯ΣΔ方案Cyclic ΣΔ融合方案核心模拟面积0.31mm²0.19mm²数字逻辑占用约1.8万个标准单元约1.2万个标准单元单次转换时间0.9ms0.7ms等效输入噪声约15µVrms约20µVrms温度精度三点校准后±0.15℃±0.21℃平均功耗52µW39µW融合方案在高精度和功耗面积之间取了一个更均衡的位置。噪声性能没有纯ΣΔ那么极端但已经满足绝大多数片上温度监控和校准需求而面积和功耗的收益非常明显。5.2 调试中遇到过的三个坑第一个坑是粗循环最后一级的残差削波。一开始我把ΣΔ输入范围卡得很紧仿真里完美通过一到芯片实测就发现高温段出现明显的非线性台阶。后来逐级查波形才发现Cyclic最后一级运放的建立时间在工艺角下不足残差峰值比理想值偏大削进了ΣΔ的输入限幅区。解决办法是增加一级“预残差缩放”或者直接放宽精转换器的满幅范围代价是低位噪声略微变差但线性度恢复正常。第二个坑是增量ΣΔ的复位时序。增量式ΣΔ和连续式不同每次转换前必须彻底复位积分器。如果复位结束的那拍与粗循环阶段切换开关重合积分器初始状态里会残留半个周期的电荷导致首周期积分结果偏大最终输出码在每次转换开始处有一个固定的跳变偏移。后来我在状态机里专门加了一个“复位裕量周期”让模拟开关先稳定一个完整时钟周期再进入粗循环这个问题就消失了。第三个坑来自封装测试。探针台加长走线之后发射极和基极的引线电阻会在BJT测量环路里产生一个随电流变化的压降被前端ADC误当成VBE的一部分。温度曲线整体偏移了好几摄氏度而且看起来非常“正常”不是一眼能发现的毛病。最后靠开尔文四线接法把电流通路和电压采样通路分开才解决。做片上传感器时任何引到芯片外部的端口都要认真考虑压降误差尤其是小信号电压测量。5.3 架构的可迁移性这套“粗循环加精调制”的融合思路远不限于BJT温度传感器。任何输出信号近似直流、幅度小、精度要求高的传感器前端都可以借鉴比如热电偶冷端补偿、电阻式温度检测器、应力传感器和生物电位读出。只要前级能提供一个可放大的残差信号后面挂增量ΣΔ就能把分辨率再做高一截。如果再往后扩展还可以在粗循环阶段就把多个前端信号时分复用进来比如用同一个Cyclic结构分别处理VBE和ΔVBE再用两个独立ΣΔ周期细化残差。这样共享运放和采样网络的思路对多通道传感器阵列很有价值。个人体会是融合架构最值钱的地方不是某一个模块有多先进而是让两种ADC各干自己最擅长的事Cyclic负责用最少面积把信号轮廓框出来ΣΔ负责在最有价值的小残差上精雕细琢。做模拟设计久了会发现很多高性能系统并不是靠单一结构硬扛下来的而是靠不同结构之间的“尺寸错配”互相兜底。这个思路在温度传感器上成立在其他感知系统里也同样值得一试。