1. 项目缘起为什么我要用FPGASTM32搭一套相控阵雷达原型PLFM_RADAR 这个标题第一次看到的人大概率会愣一下。PLFM 是 Pulse Linear Frequency Modulation 的缩写也就是脉冲线性调频信号业内更习惯叫它 LFM 或者 chirp 信号。RADAR 就不用解释了。合起来这个项目本质上是一套基于脉冲压缩体制的相控阵雷达原型验证系统。它要干的事情很明确发射一个频率随时间线性变化的脉冲接收回波后做匹配滤波脉冲压缩把宽脉冲的能量压缩成一个窄尖峰从而同时拿到远作用距离和高距离分辨率。我之所以盯上这个方向是因为它把几个当下最热的技术点全串起来了相控阵phased array负责波束电扫描FPGA 负责高速 ADC 采样、数字下变频、匹配滤波和波束形成STM32 负责系统控制、时序调度、上位机通信和状态机管理。这套组合几乎是现代小型雷达、通信测试终端、边缘网关类产品的标准架构。热词里出现的“arm/fpga边缘网关、通信测试终端”正好印证了这个趋势——ARM 做控制面FPGA 做数据面分工清晰。这套东西适合谁如果你正在做基于 STM32 的毕业设计想往雷达信号处理方向拔高或者你是 FPGA 入门后想找一个能真正练手的项目实战又或者你在做相控阵、通信测试终端相关的预研那 PLFM_RADAR 这个题目值得你花时间啃下来。它不像纯 FPGA 图像处理那样对视频接口依赖重也不像纯 STM32 项目那样算力捉襟见肘它是一个软硬协同、能让你把“采样—处理—控制—通信”整条链路走通的综合性项目。我下面要讲的不是一份照本宣科的说明书而是我自己在搭这套系统时踩过的坑、做过的取舍、以及那些文档里不会写的经验。核心关键词 phased array、RADAR、FPGA、STM32 会贯穿始终你跟着思路走基本能复现出一套可用的原型。2. 整体架构设计与方案选型为什么这么分工2.1 系统级框图与数据流走向先把整个系统的骨架说清楚。PLFM_RADAR 原型大致分四块天线与射频前端、高速采集与信号处理FPGA 域、系统控制与调度STM32 域、上位机显示与交互。数据流是这样的STM32 发出一个发射触发信号同时把 chirp 参数带宽、脉宽、PRF通过 SPI 或并口下发给 FPGA 内部的 DDS 或直接送给外部 DAC射频前端把 LFM 信号上变频、放大后经相控阵天线辐射出去。回波经天线接收、低噪放、下变频到中频送入高速 ADC。FPGA 抓取 ADC 数据做数字下变频DDC、抽取、匹配滤波脉冲压缩、以及多通道的波束形成加权求和。处理完的距离-多普勒数据通过高速接口比如千兆网或 USB传给 STM32 或直接上传上位机。STM32 这边负责整个时序PRF 定时、收发切换、通道增益控制、温度监控、以及与上位机的协议解析。为什么这么分因为 FPGA 擅长的是确定性、并行、流水线式的数据处理你让它去跑一个复杂的协议栈或者人机交互逻辑那是折磨它。STM32 擅长的是控制流、中断响应、外设管理你让它去做 100MHz 采样率的实时匹配滤波它算不过来。所以“FPGA 做数据面STM32 做控制面”是这类系统最经济也最稳妥的分工。2.2 为什么选 LFM 脉冲压缩而不是简单脉冲很多人入门雷达喜欢用简单脉冲测距发一个窄脉冲测回波延时。问题是窄脉冲能量低作用距离上不去想加大能量就得加宽脉冲但宽脉冲的距离分辨率又差。LFM 脉冲压缩就是来解决这个矛盾的发射一个宽脉冲能量大作用距离远但脉冲内部频率在扫接收端用一个匹配滤波器本质是卷积一个共轭翻转的参考 chirp把宽脉冲压缩成窄尖峰。压缩后的脉宽约等于 1/BB 是带宽所以距离分辨率由带宽决定跟发射脉宽解耦了。这个选择直接决定了 FPGA 里必须实现一个匹配滤波器。匹配滤波在频域做就是 FFT—复乘—IFFT在时域做就是卷积。对于中小规模 FPGA时域卷积用 FIR 结构更省资源尤其是当参考 chirp 点数不多的时候。我实测下来如果带宽 10MHz、采样率 40MHz、脉宽 20us参考信号大约 800 点用分布式算法DA或者对称系数的 FIR 核都能吃下来。2.3 相控阵通道数与波束形成的取舍相控阵的核心是多个天线单元通过控制每个通道的相位移相器来实现波束指向的电扫描。原型阶段不可能一上来就做 64 通道成本和技术难度都扛不住。我的建议是先从 4 通道或者 8 通道做起验证波束形成算法和通道间幅相一致性校准。波束形成在 FPGA 里就是加权求和每个通道的数据乘以一个复数权重幅度相位然后累加。权重由 STM32 根据目标波束指向计算好通过寄存器写入 FPGA。这里有个关键点通道间的相位一致性必须校准否则波束会畸变。校准方法后面会细讲。选 4 通道的理由很实际ADC 通道数少FPGA 的 IO 和逻辑资源压力小天线阵列尺寸可控暗室测试或者近场测试都方便算法验证够了扩展到大阵列只是复制通道的事。3. 核心细节解析FPGA 与 STM32 各自的关键技术点3.1 FPGA 侧高速 ADC 采样与 LVDS 接收热词里“fpga 高速 ADC 采样”和“fpga 的 lvds 接收”是绕不开的。雷达中频采样一般用 40MHz 到 125MHz 的 ADC输出接口常见的是 LVDS 或者 CMOS。LVDS 的好处是抗干扰强、速率高但代价是 FPGA 端要做源同步接收得处理随路时钟和数据对齐。具体做法ADC 输出一对随路时钟DCO和数据D0...DnFPGA 用 IDDR 原语或者 ISERDES 把双沿数据拆成单沿再用 DCO 的相位去采样。这里最容易翻车的地方是时序约束没写对。你必须给 DCO 和数据的输入延迟做约束否则综合出来的采样点可能落在数据跳变沿上误码率飙升。我一般会在 Vivado 里用 set_input_delay 配合 ADC 手册给的 tsu/th 参数来算然后跑时序报告确认建立保持余量。采样率的选择也有讲究。根据奈奎斯特采样率至少是信号最高频率的两倍。但雷达中频通常有带宽比如中频 60MHz、带宽 10MHz那信号频率范围是 55~65MHz。这时候可以用带通采样采样率只要大于 2B20MHz就能无混叠恢复我常用 40MHz 或 50MHz。这样 FPGA 的处理时钟压力小很多。3.2 FPGA 侧数字下变频与匹配滤波实现ADC 采回来的是实信号做脉冲压缩前一般要先数字下变频DDC变成复基带。DDC 就是乘以一个本地振荡的复指数 e^(-j2πf0n)然后低通滤波抽取。FPGA 里实现就是两路乘法器I/Q本振用 DDS 产生低通用 CIC 或者半带滤波器。匹配滤波我倾向用频域做尤其是参考信号点数多的时候。流程是对接收数据做 FFT对参考 chirp 做 FFT 并取共轭两者复乘再 IFFT。Xilinx 和 Altera 都有 FFT IP 核配置成流水线模式吞吐率能跟上。但要注意 FFT 的点数必须是 2 的幂如果数据长度不是得补零。补零会带来处理增益损失但影响可控。如果资源紧张时域 FIR 也行。参考 chirp 是对称的实部对称可以用折叠结构省一半乘法器。我试过用 16 位系数、800 阶的 FIR在 Artix-7 上跑 40MHz 时钟DSP48 用了大概 60 个还能接受。3.3 STM32 侧系统时序与 USB 设备通信STM32 在这个项目里是“大脑”不是“肌肉”。它要干的事包括产生 PRF 定时中断、控制收发开关、通过 SPI 配置 FPGA 寄存器、读取温度/功率检波、以及和上位机通信。热词里“stm32 如何做 usb 设备”很关键。上位机要实时看雷达回波用串口太慢USB 全速 12Mbps 勉强USB 高速 480Mbps 才够。STM32F4/F7/H7 系列自带 USB OTG可以配置成 CDC 或者自定义 Bulk 设备。我一般用 CubeMX 生成 USB Device 框架选 CDC 类做调试数据量大时改成自定义 Bulk 端点配合双缓冲。这里有个坑USB 中断优先级和 PRF 定时中断的优先级要排好。PRF 定时是硬实时的不能被 USB 传输阻塞。我的做法是 PRF 中断里只置标志、触发 FPGA 采集数据处理和 USB 发送放到主循环或者低优先级任务里。用 DMA 搬 USB 数据CPU 少掺和。3.4 STM32 侧定时器模式与精确 PRF 生成“stm32 定时器模式”这个热词用在这里太贴切了。PRF 的精度直接影响雷达测距和测速的准确性。我用 TIM 的高级定时器配置成 PWM 输出模式周期由 ARR 决定占空比由 CCR 决定。比如要 10kHz PRF定时器时钟 168MHz预分频 0ARR 就是 16800-1。更讲究一点可以用定时器的单脉冲模式One Pulse Mode配合外部触发这样每个 PRF 周期只发一个脉冲收发切换更干净。收发切换用另一个定时器通道控制射频开关注意留够切换死区时间一般几百纳秒防止发射泄漏烧掉接收前端。4. 实操过程从零搭建 PLFM_RADAR 原型4.1 硬件选型与连接清单先说硬件。FPGA 我选的是 Xilinx Artix-7 或者安路 EG4 系列逻辑资源够用价格友好。热词里“黑金 fpga”“安路 fpga 仿真”说明这两家在国内入门圈很流行资料也多。ADC 用 AD9226 或者 AD923812 位、40~65MSPSLVDS 或 CMOS 输出。STM32 用 F407 或者 H743带 USB OTG 和足够多的定时器。射频前端这块原型阶段可以用现成的混频器比如 AD8347加 PLLADF4351搭。天线用 4 单元微带贴片阵列间距半波长。移相器如果预算有限可以用 FPGA 控制 DAC 去调 I/Q 调制器的偏置实现相位控制虽然精度不如专用移相器但验证算法够了。连接上要注意ADC 的时钟必须和 FPGA 的采样时钟同源否则会有采样抖动。我一般用一个时钟芯片比如 LMK 系列同时给 ADC 和 FPGA 供时钟保证相位确定。4.2 FPGA 工程搭建从 testbench 到综合“fpga 如何正确写 testbench”是入门者的高频问题。我的经验是testbench 不要一上来就写复杂的激励先把时钟和复位跑起来确认模块能正常复位。然后给一个已知的 chirp 输入看匹配滤波输出是不是在预期位置出现尖峰。具体步骤先用 MATLAB 生成参考 chirp 和回波数据量化成 12 位存成 .txt 或者 .coe 文件。testbench 里用 $readmemh 读入打一拍一拍喂给 DUT。输出用 $fwrite 写到文件再回 MATLAB 画图对比。这样能快速定位是算法问题还是 RTL 问题。综合时注意时序约束。除了前面说的 ADC 输入延迟还要给跨时钟域的信号加 set_false_path 或者 set_max_delay。DDC 里从 ADC 时钟域到处理时钟域的切换一定要用异步 FIFO别直接打两拍就完事数据位宽大时打拍会丢数据。4.3 STM32 工程搭建从芯片包安装到调试“stm32 芯片包安装”“vscode 配置 stm32 开发环境”“keil5 兼容 c51 和 stm32 安装”这些热词说明很多人卡在环境搭建上。我的建议是如果你用 Keil装好 MDK 后再装对应的 Device Family Pack别用太老的版本。如果用 VSCode装 Cortex-Debug 插件配合 OpenOCD 和 ST-Linklaunch.json 里配好 svd 文件路径调试时能看寄存器。“vscode stm32 调试 powerlink 如何设置 launch.json”这个具体问题核心是 servertype 选 openocd 还是 stlinkinterface 选 swddevice 填你的芯片型号。我一般用 ST-Link 加 OpenOCD配置文件里指定 target/stm32f4x.cfg速度设 4000kHz稳。工程结构上我习惯把 FPGA 驱动、USB 协议、定时器控制分成独立 .c 文件头文件里用宏定义寄存器地址。这样换 FPGA 型号时只改驱动层上层逻辑不动。4.4 联调与波束形成校准实操联调是最考验耐心的环节。先把发射链路单独测用频谱仪看 LFM 信号的带宽和脉宽对不对。再把接收链路单独测信号源给一个已知延迟的脉冲看 FPGA 输出的压缩峰值位置对不对。波束形成校准是相控阵的命门。方法在远场放一个信号源所有通道同时接收采集各通道的 I/Q 数据算通道间的相位差。然后把这个相位差作为补偿值写入 FPGA 的权重寄存器。幅度校准类似用各通道幅度归一化。校准后波束指向应该和理论计算一致副瓣电平也要看一般要求低于主瓣 13dB 以上。我踩过的坑校准用的信号源频率必须和雷达工作频率一致否则移相器的相位响应非线性会导致校准失效。还有校准要在温度稳定后进行射频器件的相位随温度漂移冷机校准热机用波束会偏。5. 常见问题与排查技巧实录5.1 FPGA 侧典型问题速查现象可能原因排查方法解决ADC 采样数据全 0 或全 1LVDS 时钟未对齐用 ILA 抓 DCO 和数据调整 IDELAY 或改约束匹配滤波输出无尖峰参考信号共轭没取对比 MATLAB 中间结果检查 FFT 后是否 conj时序不收敛跨时钟域路径未约束看时序报告加异步 FIFO 或 false_pathFFT IP 核输出乱序没按自然顺序输出查 IP 配置选自然顺序或加排序模块资源不够FIR 阶数太高看综合报告改频域实现或降采样“fpga 有固定的复位脚吗”这个问题也常被问。答案是没有FPGA 的复位是逻辑复位你可以在任意引脚上定义复位输入也可以在内部用 PLL 锁定信号生成复位。我一般用外部按键加内部上电复位电路保证可靠。5.2 STM32 侧典型问题速查“stm32 延时函数 delay 卡死”是新手重灾区。原因通常是 SysTick 中断优先级被其他中断抢占或者 delay 里用了未初始化的变量。我的做法是 delay 用 DWT 周期计数器实现不依赖中断绝对不卡。“stm32 禁用 jtag”是为了释放 PA13/PA14/PA15/PB3/PB4 做普通 IO。用 HAL 库的话在 GPIO 初始化前调用 __HAL_AFIO_REMAP_SWJ_DISABLE() 或者配置选项字节。注意禁用 JTAG 后只能用 SWD 下载别把自己锁外面。“stm32 定时器捕获测频率”和“stm32 定时器模式”相关。测外部信号频率用输入捕获模式配置成 PWM 输入模式能同时测频率和占空比。注意捕获中断里别做耗时操作否则高频信号会丢捕获。5.3 系统级联调避坑心得第一个坑电源噪声。FPGA 和 ADC 的电源必须干净尤其是 ADC 的模拟电源要用 LDO 单独供数字地和模拟地单点连接。我见过因为电源纹波导致 ADC 有效位数掉 2 位的案例。第二个坑收发隔离。发射时接收前端必须关断或者加限幅器否则强信号灌进 LNA 会烧。收发切换开关的响应时间要算进时序别 PRF 周期太短导致开关来不及动作。第三个坑时钟抖动。雷达对时钟相位噪声敏感尤其是相参积累时。晶振选低相噪的PLL 环路带宽别设太宽。第四个坑上位机数据吞吐。USB 传雷达原始数据量很大如果上位机处理不过来会丢包。我的做法是 FPGA 里先做一级抽取或者门限检测只传过门限的点数据量降一个数量级。6. 写在最后一些个人体会和扩展方向这套 PLFM_RADAR 原型我从画板子到联调跑通断断续续花了小半年。最大的体会是雷达这东西算法仿真和硬件实现之间隔着一道鸿沟。MATLAB 里脉冲压缩干净利落到了 FPGA 里量化噪声、时钟抖动、通道不一致全冒出来。所以别指望一次成功留足调试时间。如果后续要扩展我建议往几个方向走一是增加通道数到 8 或 16验证数字波束形成的自适应算法二是把 STM32 换成带以太网的型号用 UDP 传数据带宽比 USB 大三是在 FPGA 里加 CFAR 检测把检测结果而不是原始数据传给上位机减轻后端压力。热词里“fpga 网卡测速程序”“arm/fpga 边缘网关”其实和这个思路一脉相承——把智能往边缘推。最后分享一个小技巧调试匹配滤波时先在 FPGA 里做一个简单的峰值检测把峰值位置和幅度通过串口打印出来比抓 ILA 波形快得多。等算法验证通过了再上 ILA 看细节。这个顺序能帮你省下大量时间。