时钟同步这个话题很多人第一次接触是在调试分布式采集系统的时候——几台设备各自跑得好好的一联调就发现数据对不齐波形错位、时间戳跳变、相位漂移问题五花八门。相位同步、频率同步、同源时钟这几个词听起来像是通信或者电力系统的专属术语但实际上只要涉及多设备协同工作就绕不开它们。小到音频阵列麦克风、工业相机触发大到基站组网、电网测控、数据中心时间戳底层都依赖同一套时钟同步逻辑。这篇内容适合刚入行的嵌入式工程师、做数据采集的测试人员、以及需要多设备联调的开发者我会从概念拆解讲到锁相环的实际配置把踩过的坑和能直接抄的参数一并放出来。1. 时钟同步的核心概念与整体设计思路1.1 为什么“对时间”这件事比想象中复杂很多人以为时钟同步就是让两台设备的时钟显示同一个数字比如都显示12:00:00。这个理解只对了一半而且是最表层的一半。真正意义上的同步包含两个维度频率同步和相位同步。频率同步解决的是“走得一样快”的问题相位同步解决的是“步调一致”的问题。两者缺一不可。打个比方两个人并排跑步。频率同步就是两人步频相同都是每分钟180步相位同步则是两人的左脚同时落地。如果只有频率同步没有相位同步两人步频一样但一个左脚落地时另一个右脚落地始终差半拍。如果频率不同那相位差会越来越大今天差半拍明天差三步彻底乱套。在实际系统里频率不同步会导致缓冲区逐渐被填满或抽空最终数据溢出或断流相位不同步则会导致采样点错位比如多通道ADC采集同一信号时通道间出现固定时延做相位差计算时结果全错。这两个问题在示波器上看非常直观频率不同步表现为波形周期逐渐拉伸或压缩相位不同步表现为波形整体左右平移。1.2 同源时钟最省事也最可靠的方案解决同步问题最直接的办法就是同源时钟——所有设备共用同一个时钟源。这就像整个乐队看同一个指挥不需要各自对表天然同步。同源时钟的典型实现方式有两种一种是直接分发时钟信号比如用时钟缓冲器把一路晶振输出扇出到多块板卡另一种是分发参考脉冲比如GPS的1PPS每秒一个脉冲信号设备收到脉冲后校准自己的本地计数器。同源时钟的优势非常明显没有累积误差因为大家用的是同一个源不存在“你的晶振偏快、我的偏慢”的问题。但它也有硬伤布线长度受限时钟信号经过长距离传输会衰减和畸变一旦时钟源故障整个系统全部失锁。所以同源时钟适合板级或机箱内的短距离同步比如一块采集板上的多个ADC芯片共用同一个采样时钟或者一个PXIe机箱内的多块板卡共享背板时钟。1.3 频率同步与相位同步的分工当设备之间距离较远、无法共用物理时钟线时就需要各自有本地时钟然后通过某种协议或信号来“对齐”。这时候频率同步和相位同步就分成了两个阶段来做。频率同步是第一步。它的目标是让本地时钟的频率与参考时钟的频率一致。实现方式通常是锁相环PLL本地压控晶振VCXO或数控振荡器NCO的输出频率与参考信号做比较通过反馈调节把频率锁定。频率锁定之后本地时钟的长期漂移就被消除了短期的抖动取决于环路带宽和晶振本身的相噪。相位同步是第二步。频率一致之后还要把相位对齐。相位对齐通常靠一个绝对时间参考来实现比如收到一个秒脉冲就把本地计数器清零或者收到一个时间戳报文就计算偏差并补偿。相位同步的精度取决于参考信号的抖动、本地时钟的分辨率以及补偿算法的响应速度。这两步的关系可以这样理解频率同步是“粗调”保证不会越走越偏相位同步是“精调”保证每一步都踩在点上。实际系统里PLL同时完成频率和相位的锁定但如果是分布式系统往往先通过频率同步把本地时钟稳住再用相位同步做绝对对齐。1.4 方案选型的几个关键考量选同步方案的时候我一般会问自己四个问题同步精度要求多少设备间距离多远有没有可用的参考源成本预算多少精度要求决定了技术路线。纳秒级同步基本只能靠硬件同源或硬件触发微秒级可以用PTP精确时间协议配合硬件时间戳毫秒级用NTP就够了。距离决定了能不能走物理时钟线超过几米基本就得考虑网络同步或无线同步。参考源决定了同步的稳定性GPS驯服时钟的长期稳定性最好但室内收不到信号就得用本地铷钟或OCXO顶着。成本则决定了你用什么等级的晶振和PLL芯片。提示不要一上来就追求最高精度。很多项目其实只需要毫秒级同步用NTP加简单的软件补偿就能满足硬上PTP反而增加调试复杂度。2. 锁相环原理与核心参数解析2.1 锁相环的基本结构和工作流程锁相环是频率同步和相位同步的核心器件理解它的工作原理是做好时钟同步的前提。一个基本的PLL包含四个部分鉴相器PD、环路滤波器LF、压控振荡器VCO和分频器Divider。工作流程是这样的鉴相器比较参考信号和反馈信号的相位差输出一个与相位差成正比的误差电压环路滤波器滤除高频分量保留直流成分决定环路的动态响应压控振荡器根据控制电压调整输出频率分频器把VCO输出分频后送回鉴相器形成闭环。当环路锁定时参考信号和反馈信号的频率相同相位差恒定VCO输出频率就是参考频率的N倍N为分频比。这个闭环过程可以用一个生活场景来类比你开车时想保持60公里/小时的速度。眼睛看仪表盘是“鉴相器”发现速度偏低了大脑决定踩深一点油门是“环路滤波器”在做决策发动机响应油门增加输出是“VCO”车轮转速反馈回仪表盘是“分频器”。整个调节过程就是不断比较、修正直到速度稳定在目标值。2.2 环路带宽PLL设计中最关键的取舍环路带宽是PLL设计里最核心的参数它决定了PLL对参考信号抖动的抑制能力和对VCO噪声的抑制能力之间的平衡。环路带宽窄对参考信号的短期抖动抑制好但锁定时间长对VCO的低频漂移抑制差环路带宽宽锁定快对VCO漂移抑制好但会把参考信号的抖动传递到输出。具体怎么选如果参考信号很干净比如来自OCXO环路带宽可以设宽一些比如几十到几百赫兹让PLL快速锁定并跟踪参考如果参考信号抖动较大比如来自网络恢复的时钟环路带宽要设窄比如几赫兹到十几赫兹把参考的抖动滤掉靠本地VCO的短期稳定性撑住。我一般用这个经验公式做初步估算环路带宽取参考信号抖动频率和VCO自由运行漂移频率的几何平均值。比如参考抖动主要在100Hz以上VCO漂移主要在1Hz以下那环路带宽取10Hz左右比较合适。当然最终还是要实测调整用相位噪声分析仪看锁定后的相噪曲线确认在目标频偏处的相噪满足要求。2.3 鉴相器类型与锁定时间的关系鉴相器有模拟乘法器型、异或门型、边沿触发型等多种实现。不同类型的鉴相器对输入信号的占空比要求不同锁定时间也不同。异或门鉴相器要求输入信号占空比为50%锁定后相位差为90度边沿触发型鉴相器对占空比不敏感锁定后相位差为0度但容易在输入信号丢失时失锁。在数字PLL里鉴相器通常是时间数字转换器TDC把相位差转换成数字量。TDC的分辨率直接决定了相位同步的精度。比如一个100MHz的时钟周期10ns如果TDC分辨率是10ps那相位同步精度理论上可以做到10ps以内。实际中受限于时钟抖动和电源噪声能做到50ps以内就很不错了。锁定时间方面边沿触发型鉴相器的PLL通常比异或门型快因为它的相位误差检测是瞬时的不需要等半个周期。但边沿触发型对输入信号的抖动更敏感如果参考信号边沿不干净鉴相器输出会有毛刺需要额外的滤波。2.4 分频比与输出频率的计算分频比N决定了PLL的输出频率。如果参考频率是f_refVCO输出频率是f_vco分频比N f_vco / f_ref。比如参考10MHz想要输出100MHzN就是10。但实际PLL芯片里通常有预分频器R和反馈分频器N输出频率f_out f_ref × N / R。举个例子用Si5340时钟芯片参考输入10MHz想输出156.25MHz。可以设R1N15.625但N必须是整数或半整数。所以实际会设R8N125这样f_out 10MHz × 125 / 8 156.25MHz。这个计算过程看起来简单但实际配置时要注意VCO的工作频率范围。Si5340的VCO范围是13.5GHz到14.5GHz所以156.25MHz输出时VCO实际工作在13.5GHz以上再通过输出分频器降到156.25MHz。如果VCO频率超出范围PLL无法锁定。注意配置PLL时一定要先确认VCO频率范围再反推分频比。很多新手直接按输入输出频率算N忽略了VCO的约束结果PLL死活锁不上。3. 相位同步与频率同步的实操实现3.1 硬件同源时钟的布线与端接要点硬件同源时钟是最可靠的同步方式但布线做不好照样出问题。我做过一个多通道采集项目四块ADC板卡共用一路100MHz时钟最初用星型拓扑分发结果通道间相位差达到200ps远超预期的50ps。后来改成菊花链加端接相位差降到30ps以内。关键点有三个阻抗匹配、等长布线和端接电阻。时钟信号是高频信号走线阻抗必须控制在50欧姆否则反射会导致边沿畸变和抖动增加。等长布线保证各支路的传输延迟一致偏差控制在5mil以内对应约0.8ps的相位差。端接电阻吸收反射通常在接收端并联50欧姆到地或者用戴维南端接两个电阻分压。如果是差分时钟比如LVDS或LVPECL还要注意差分对的对称性。两根线要严格等长间距保持一致否则共模噪声会转化成差模抖动。LVPECL输出通常需要加射极跟随器或电阻网络做电平转换直接接LVDS接收端可能无法正确识别。3.2 基于PLL的频率同步配置实例以常用的CDCE62005时钟芯片为例配置一路频率同步输出的完整流程如下。假设参考输入是10MHz目标输出是125MHzVCO频率设为2.5GHz。第一步确定分频比。VCO 2.5GHz除以参考10MHz得到N250。输出125MHz需要从VCO分频分频比2500/12520。所以配置为R1N250输出分频20。第二步配置环路滤波器。CDCE62005的环路滤波器是外置的需要根据环路带宽计算RC值。目标环路带宽取100kHz相位裕度取60度。电荷泵电流设为1.6mAVCO增益设为50MHz/V。计算过程C1 (Icp × Kvco) / (2π × BW × N) ≈ 1.6mA × 50MHz/V / (6.28 × 100kHz × 250) ≈ 510pF。R 2 × ζ / (2π × BW × C1)取阻尼系数ζ0.707算得R≈4.4kΩ。C2取C1的1/10左右约51pF。第三步写入寄存器。通过I2C接口依次写入R分频、N分频、输出分频和电荷泵电流配置。写入顺序很重要先配分频再配电荷泵最后使能输出。如果顺序反了PLL可能在配置过程中失锁导致输出毛刺。第四步验证锁定状态。读取LOCK检测寄存器确认PLL已锁定。然后用示波器看输出波形用相位噪声分析仪测相噪。实测下来125MHz输出的相噪在1kHz偏频处约-110dBc/Hz满足大多数采集系统的要求。3.3 相位同步的绝对对齐方法频率锁定之后相位还是随机的因为PLL锁定后相位差可以是0到360度之间的任意值。要做绝对相位对齐需要一个绝对参考。常见方法有三种秒脉冲对齐、时间戳补偿和硬件触发同步。秒脉冲对齐最简单GPS模块输出1PPS信号接到本地计数器的清零端。每秒脉冲到来时本地计数器归零这样所有设备的计数器在秒边界上对齐。精度取决于脉冲的边沿速度和计数器的响应时间通常能做到几十纳秒。如果要更高精度可以用脉冲的上升沿触发一个高速锁存器把本地时钟的相位也锁存下来这样能到纳秒级。时间戳补偿适合网络同步场景。主设备发送一个带时间戳的报文从设备收到后计算传输延迟和时钟偏差然后调整本地时钟。PTP协议就是干这个的配合硬件时间戳能做到亚微秒级。软件时间戳只能到毫秒级因为操作系统调度和协议栈处理会引入不确定延迟。硬件触发同步适合板级多设备。主设备发一个触发信号所有从设备同时开始采样。触发信号的走线要等长抖动要小。我做过一个8通道同步采集的项目用FPGA发触发信号走线等长控制在10mil以内通道间同步误差小于1ns。3.4 同源时钟与独立时钟的混合架构实际系统里经常遇到这种情况一部分设备可以共用同源时钟另一部分设备必须独立运行。这时候就需要混合架构。我的做法是同源部分用硬件时钟分发独立部分用PLL跟踪同源部分的时钟通过一个参考信号实现频率同步再通过一个同步脉冲实现相位对齐。比如一个机箱内有三块采集板背板提供100MHz同源时钟和1PPS同步脉冲。板卡上的PLL把100MHz倍频到200MHz给ADC用同时用1PPS脉冲对齐采样起始点。这样三块板卡的采样时钟频率一致、相位对齐采集的数据可以直接做通道间相位差计算。如果某块板卡需要独立供电或隔离可以用光纤传输参考时钟和同步脉冲。光纤传输延迟稳定温度漂移小适合长距离同步。但光纤收发器本身会引入延迟需要在系统初始化时做延迟校准。4. 常见问题排查与实战避坑指南4.1 PLL失锁的典型原因与排查步骤PLL失锁是最常见的问题表现是输出频率不对、波形抖动大或者根本没有输出。排查的时候我一般按这个顺序来先查参考信号再查电源然后查环路滤波器最后查配置寄存器。参考信号的问题占失锁原因的一半以上。参考频率不对、幅度不够、抖动太大都会导致失锁。用示波器测参考信号的频率和峰峰值确认在芯片要求的范围内。比如CDCE62005要求参考输入幅度至少200mVpp如果只有100mVpp鉴相器可能无法正常工作。电源噪声是第二大原因。PLL对电源纹波非常敏感尤其是VCO的供电。如果电源纹波超过10mV相噪会明显恶化严重时直接失锁。建议VCO供电用独立的LDO输出加π型滤波尽量远离数字电路。环路滤波器参数不对也会导致失锁。如果环路带宽设得太宽相位裕度不足环路会振荡设得太窄锁定时间过长看起来像失锁。用仿真工具先算一遍再实际调试。配置寄存器写错是最容易排查的读回寄存器值对比一下就知道。但要注意有些芯片的寄存器是只写的读回来可能是默认值这时候只能靠逻辑分析仪抓I2C波形来确认。4.2 相位同步精度不达标的优化思路相位同步精度上不去通常有四个原因参考抖动大、本地时钟分辨率低、补偿算法响应慢、温度漂移。参考抖动大的话先看参考源的相噪指标。如果参考来自网络恢复的时钟抖动可能在纳秒级这时候要么换本地OCXO做参考要么把PLL环路带宽压窄滤掉参考的抖动。但环路带宽压窄后锁定时间变长系统启动时要等更久。本地时钟分辨率低的话相位调整的步进就大。比如本地时钟100MHz周期10ns相位调整最小步进就是10ns。要更高精度就得用更高频率的时钟或者用延迟线做精细调整。FPGA里的IDELAY和ODELAY可以做到几十皮秒的调整步进。补偿算法响应慢的话相位误差会累积。软件补偿的周期如果是一秒一次那一秒内的漂移就无法补偿。硬件补偿可以做到每个时钟周期都调整但实现复杂度高。折中方案是用FPGA做硬件辅助补偿软件只负责慢速修正。温度漂移是长期运行时的隐形杀手。晶振的频率随温度变化普通晶振的温度系数可能达到±50ppm宽温范围下频率变化几赫兹很正常。要解决这个问题要么用温补晶振TCXO要么用OCXO恒温槽要么在软件里做温度补偿查表。4.3 常见问题速查表问题现象可能原因排查方法解决措施PLL输出频率偏差大分频比配置错误读回寄存器确认N/R值重新计算并写入正确分频比PLL输出抖动大环路带宽过宽或电源噪声大测电源纹波测相噪曲线压窄环路带宽加强电源滤波PLL无法锁定参考信号幅度不足或频率超范围示波器测参考信号调整参考幅度确认频率范围相位同步误差大参考抖动大或补偿周期长测参考相噪查补偿周期换低抖动参考缩短补偿周期长期运行后失锁温度漂移导致VCO频率超出范围监测温度与VCO控制电压换TCXO/OCXO加温度补偿多通道间相位不一致时钟走线不等长或端接不当测各通道时钟延迟等长布线加端接电阻4.4 几个容易忽略的实操细节第一个细节是上电顺序。PLL芯片通常要求先上参考信号再上电源或者先上电源再给参考。顺序反了可能导致内部状态机卡死。具体看芯片手册的Power-Up Sequence章节不同芯片要求不一样。第二个细节是参考切换的毛刺。如果系统有主备参考源切换时PLL会短暂失锁输出频率跳变。好的做法是在切换前先把PLL切换到自由运行模式切换完成后再重新锁定。有些PLL芯片支持无缝切换但需要配置holdover模式。第三个细节是PCB布局。PLL的环路滤波器要尽量靠近芯片引脚走线要短而粗避免引入寄生参数。VCO的电感要远离数字信号线最好放在独立的屏蔽区域内。晶振下面要挖空减少寄生电容。第四个细节是测试方法。测相位同步精度时不要只看单次测量结果要连续测几个小时看长期稳定性。我遇到过一开始同步很好运行两小时后相位漂移了几十纳秒的情况原因是晶振温度没稳定。等温度稳定后再测数据才有意义。提示调试PLL时手边常备三样东西——示波器看波形、频谱仪看相噪、逻辑分析仪抓配置。三样配合90%的问题都能定位。5. 不同应用场景下的同步方案选择5.1 多通道数据采集系统的同步设计多通道采集对同步的要求通常是通道间相位一致。如果所有通道在同一块板卡上直接共用同一个采样时钟就行这是最简单的同源时钟方案。但要注意ADC芯片之间的采样时钟走线要等长否则通道间会有固定相位差。如果通道分布在多块板卡上就需要板间同步。常见做法是背板提供一路全局时钟和一路同步脉冲。全局时钟保证频率一致同步脉冲保证采样起始点对齐。同步脉冲的走线延迟要校准可以在系统初始化时发一个测试脉冲测量各板卡收到脉冲的时间差然后在软件里补偿。对于更高精度的需求可以用JESD204B接口的ADC它自带SYSREF同步机制。SYSREF信号与采样时钟同源所有ADC收到SYSREF后同时复位内部计数器实现确定性延迟。JESD204B的同步精度可以做到几个采样周期以内适合相控阵雷达、医疗成像这类应用。5.2 电力系统测控中的频率同步电力系统对频率同步的要求很特殊不仅要频率一致还要频率准确跟踪电网频率。电网频率在50Hz附近波动正常范围是49.5到50.5Hz故障时可能偏离更多。测控设备需要实时跟踪电网频率才能准确计算相位角和谐波。实现方法是先用PLL锁定电网频率PLL的参考信号来自电压互感器采样的电网波形。PLL输出一个与电网频率同步的时钟用来触发ADC采样。这样采样点始终与电网波形保持固定相位关系做FFT时不会因为频率偏差导致频谱泄漏。这里PLL的环路带宽要设得比较窄通常几赫兹到十几赫兹因为电网频率变化慢窄带宽可以滤掉谐波和噪声。但带宽太窄会导致跟踪速度慢电网频率突变时PLL需要较长时间重新锁定。折中方案是用自适应带宽稳态时窄带宽检测到频率突变时临时展宽。5.3 分布式传感器网络的同步策略分布式传感器网络的特点是节点多、距离远、供电受限。这种场景下同源时钟不现实只能靠无线同步或网络同步。无线同步的典型方案是参考广播同步主节点发一个广播包从节点收到后记录本地时间通过多次交换计算时钟偏差。网络同步用PTP比较多但PTP需要硬件时间戳才能做到亚微秒级。如果节点是低功耗MCU没有硬件时间戳只能做软件时间戳精度在毫秒级。对于温度、湿度这类慢变物理量毫秒级同步足够了。但对于振动、声学这类快变信号毫秒级同步会导致数据无法对齐。低功耗场景下我一般建议用“粗同步精同步”两级策略。粗同步用无线广播做秒级对齐精同步用本地高精度计数器做微秒级插值。节点平时休眠收到广播后唤醒用本地计数器记录广播到达时刻然后根据广播包里的时间戳计算偏差。这样既省电又能保证同步精度。5.4 音频与视频系统的同步要点音频和视频同步是另一个典型场景。音频采样率通常是44.1kHz或48kHz视频帧率是25或30帧。如果音频和视频各自用自己的时钟长时间运行后会出现音视频不同步比如口型对不上。专业音视频系统通常用统一的字时钟Word Clock来同步所有设备。字时钟频率等于采样率比如48kHz。所有音频设备锁定到字时钟采样时刻严格对齐。视频设备则用黑场同步信号Black Burst或三电平同步信号来对齐帧起始点。消费级设备没有专用同步接口只能靠软件做音视频同步。常见做法是以音频时钟为基准视频帧根据音频时钟做微调。如果音频和视频的时钟偏差太大就定期丢帧或重复帧来补偿。这种方法精度不高但实现简单适合对同步要求不苛刻的场景。6. 同步系统的测试与长期稳定性保障6.1 相位噪声与抖动的测量方法相位噪声和抖动是衡量时钟质量的核心指标。相位噪声在频域上描述单位是dBc/Hz表示偏离载波一定频率处的噪声功率与载波功率之比。抖动在时域上描述单位是ps或fs表示时钟边沿的时间偏差。测量相位噪声用相位噪声分析仪比如Keysight E5052B。把时钟信号接入分析仪设置载波频率和偏频范围直接读出相噪曲线。关注几个关键偏频点1kHz、10kHz、100kHz、1MHz。1kHz偏频的相噪影响长期稳定性1MHz偏频的相噪影响短期抖动。测量抖动用示波器的抖动分析功能或者用时间间隔分析仪。示波器测抖动要注意采样率和带宽足够否则会漏掉高频抖动成分。我一般用20GSa/s采样率、8GHz带宽的示波器测能覆盖到几十GHz的抖动成分。如果没有专业仪器可以用FPGA做一个简单的抖动测量电路。用本地干净时钟采样被测时钟统计边沿到达时刻的方差就能估算抖动。精度不如专业仪器但足够做相对比较。6.2 长期运行中的漂移补偿长期运行中晶振的频率会随温度和老化的变化而漂移。普通晶振的年老化率可能达到±5ppm十年下来偏差50ppm对于10MHz时钟就是500Hz的偏差。这个偏差如果不补偿同步系统会逐渐失锁。温度补偿的方法是在晶振旁边放温度传感器测出温度后查表得到频率偏差然后调整PLL的分频比或VCO的控制电压。温度补偿表需要在出厂前标定把晶振放在温箱里从-40度到85度逐点测量频率偏差记录成表。老化补偿更复杂需要长期监测频率偏差用算法预测老化趋势。简单做法是定期用参考源校准比如每天用GPS校准一次把偏差记下来用线性回归预测老化率。高级做法是用卡尔曼滤波同时估计频率偏差和老化率实现更精确的补偿。6.3 冗余与故障切换设计同步系统一旦故障整个系统可能瘫痪。所以关键应用里要做冗余设计。常见方案是双参考源加自动切换主参考用GPS备参考用本地铷钟。GPS正常时锁定GPSGPS失锁时切换到铷钟同时告警。切换过程中要保证输出不中断。好的PLL芯片支持holdover模式参考丢失后VCO保持当前控制电压输出频率靠晶振的自由运行稳定性维持。holdover精度取决于晶振性能OCXO可以做到每天几微秒的漂移普通TCXO可能每小时就漂几微秒。切换逻辑要避免频繁切换。如果GPS信号时好时坏PLL会反复切换输出频率反复跳变。所以切换要加迟滞和去抖比如GPS失锁超过10秒才切换GPS恢复后稳定30秒才切回。6.4 实测数据与经验总结我在一个多通道采集项目里做过完整的同步测试。系统有8块采集板背板提供100MHz时钟和1PPS同步脉冲。测试方法是所有通道接同一个信号源采集正弦波然后计算通道间相位差。未做等长布线时通道间相位差最大达到500ps对应100MHz时钟的18度相位差。做了等长布线偏差控制在5mil以内后相位差降到50ps以内对应1.8度。再加端接电阻后进一步降到30ps对应1度左右。长期运行测试连续跑了72小时环境温度从20度升到45度。前2小时相位差逐渐增大从30ps漂到80ps之后稳定在80ps左右。原因是晶振温度还没稳定2小时后热平衡了漂移就小了。这说明测试同步精度一定要等温度稳定后再测否则数据不可靠。最后分享一个小技巧如果系统里有多个PLL尽量让它们共用同一个参考源。不同参考源之间的频率偏差会导致PLL输出之间有固定频差长期运行后相位差会累积。共用参考源可以从根本上消除这个问题。