简介面向Xilinx Vivado平台UART与RS-422串口通信的FPGA设计资源包适合嵌入式开发者、FPGA初学者以及需要在Vivado中快速集成串口通信的工程师。资源围绕UART工作原理、Vivado中UART核的配置与应用、RS-422差分信号实现等展开覆盖从IP配置、逻辑连接、时钟管理到仿真验证的完整流程。压缩包共151个文件约866KB以仿真日志log/rst、工程配置xml/xpr、波形数据wdb、HDL源码v以及tcl脚本等为主同时包含综合实现后的DCP网表文件便于查看工程结构或复现仿真结果。内容预览可见compile/simulate等批处理脚本及uart_top_opt/placed/routed等设计过程文件能辅助理解Vivado从综合到布局布线的完整实现链条。已有2339人学习下载可帮助读者在部署硬件前完成UART通信的功能验证。1. Vivado 里的 UART 核从串口调试到 RS-422自己搭一次才明白的边界用单片机做串口通信时一个外设寄存器就能搞定换成 FPGA很多人第一反应是写 UART Verilog 模块。但实际项目里直接用 Vivado 的 UART 核才是性价比最高的做法尤其当总线已经挂在 AXI 上时。这个工程就是一个典型的 UART 通信例子配套compile.bat、elaborate.bat、simulate.bat脚本和uart_top.dcpcheckpoint可以让仿真和上板验证在同一套逻辑下跑通不用反复在图形界面里点来点去。真正容易出问题的不是协议本身而是波特率时钟、中断信号、寄存器读写时序以及从 UART 到 RS-422 的差分转换。配置错一个参数串口调试助手里的数据就会变成乱码而且这种乱码带一定规律性比如 8 位数据变成 9 位、字符整体漂移说明采样位没落在数据位中间。如果你是刚把 Vivado 装好、准备点亮板卡串口的开发者或者已经在用自研 UART 模块但想对比 IP 核的做法下面内容都能直接对照操作。重点讲参数填在哪、仿真脚本怎么改、422 接线上容易踩的坑。2. UART 核选型与配置AXI UART Lite 的寄存器、波特率与中断2.1 选型AXI UART Lite 还是 AXI UART 16550Xilinx 在 Vivado 里提供了两种常见 UART IP一个是AXI UART Lite另一个是AXI UART 16550。前者是轻量级实现寄存器数量少发送和接收各有 16 字节 FIFO适合嵌入式微控制器或自定义逻辑直接搬运数据后者兼容 PC 时代的 16550 标准支持更多工作模式、流控信号和更深的 FIFO 配置但寄存器结构和初始化步骤也更繁琐。大多数 FPGA 串口调试项目我建议优先选AXI UART Lite。原因很直接它的数据路径只有一个发送 FIFO 和一个接收 FIFO地址偏移固定控制逻辑简单。出现问题时用 ILA 抓总线信号更容易定位。16550 优势在需要硬件流控或者要模拟老式 PC 串口时才有意义纯 FPGA 到 FPGA 通信很少用到。从这套工程的文件名uart_top.dcp来看顶层通常是把 UART 核包了一层自己的逻辑再引出tx、rx到外部引脚。这样做的直接好处是上板时可以换成任意波特率或数据位配置而不需要改动上层逻辑。2.2 波特率分频为什么 115200 会在 100MHz 下产生误差AXI UART Lite的波特率发生器采用 16 倍过采样分频系数由s_axi_aclk输入时钟决定公式如下divisor 时钟频率 / (目标波特率 × 16)比如时钟为 100MHz目标波特率 115200计算结果约 54.25。由于该 IP 的分频寄存器只能写整数多数例化配置会直接取 54。此时实际波特率约为 115740误差约 0.47%。对异步串口来说误差小于 2% 通常可以正常工作所以 115200 在 100MHz 下完全没问题。目标波特率分频数实际波特率误差96006519593.70.065%11520054115740.70.469%460800134807694.33%9216007892857-3.12%从表格能看到460800 以上误差越来越大。项目里如果必须用高速率建议先跑仿真或者把时钟改成整数分频友好的频率比如 115.2MHz。另一个常见做法是使用多周期时钟的 MMCM/PLL专门生成一个 1.8432MHz 的时钟给 UART 核做参考但这会增加布局布线的复杂度。一般板卡上没有外部串口专用晶振时我更喜欢直接接受 115200 的小误差等通信真正上了长线再评估。2.3 寄存器偏移和控制位可抄的读写代码AXI UART Lite的用户接口寄存器映射很稳定核心只有四个0x00发送 FIFO写数据即触发发送0x04接收 FIFO读数据得到已接收字节0x08状态寄存器低 5 位有效0x0C控制寄存器主要用 bit 4 使能中断状态寄存器里最有用的几个 bit 是TX FIFO Full、TX FIFO Empty、RX FIFO Valid、RX FIFO Full、Interrupt Pending。用软件轮询时不要在 FIFO Full 位还置高时继续写入否则新数据会直接丢。#define UART_BASE 0x40000000 #define UART_TX 0x00 #define UART_RX 0x04 #define UART_STAT 0x08 #define UART_CTRL 0x0C void uart_putc(unsigned int val) { volatile unsigned int *stat (unsigned int *)(UART_BASE UART_STAT); volatile unsigned int *tx (unsigned int *)(UART_BASE UART_TX); // 等待接收端确认不是关键关键是等待 TX FIFO 不满 while ((*stat 0x01) ! 0) { // 0x01 TX FIFO Full满则继续等 } *tx val; }这段代码对应的是裸机轮询场景。如果挂到 Zynq PS 上我一般会把读写逻辑做成uart_read()/uart_write()两个函数并在中断服务函数里读取状态寄存器清中断而不是在主循环里反复查询。AXI UART Lite的中断是电平模式读取接收 FIFO 后会自动撤销但如果没有正确清状态虚拟平台仿真时有可能一直触发这是常见坑。2.4 在 Vivado 里添加核IP Catalog 和 TCL 配置创建工程后打开IP Catalog搜索axi_uartlite就能看到该 IP。双击后需要配置组件名称、波特率、数据位、校验位和停止位。停止位一般设 1校验位选择NO PARITY8 个数据位这是最常见的 8N1 帧结构。如果用纯 TCL 建流程我常用以下方式create_ip -name axi_uartlite -vendor xilinx.com -library ip \ -module_name uart_lite_0 set_property -dict [list \ CONFIG.C_BAUDRATE {115200} \ CONFIG.C_DATA_BITS {8} \ CONFIG.C_PARITY {None} \ CONFIG.C_USE_PARITY {0} \ ] [get_ips uart_lite_0]其中C_BAUDRATE必须和真正接入的时钟匹配。C_PARITY设为None时C_USE_PARITY必须为 0否则 IP 会额外生成一个校验位导致数据帧长度与设计预期不一致。这里最容易出现的误导是在 AXI 数据位宽为 8 时C_DATA_BITS看起来像设置包大小实际它控制的是串行帧的数据位数量不是存储宽度。配置完成后把 IP 的输出端口接到顶层。常见连接方式是让顶层模块自己例化 UART 核并把内部寄存器总线暴露给外部。这样后续用elaborate.bat做行为仿真时测试平台可以直接驱动地址和数据信号不用走 AXI 全总线。3. compile.bat 到 simulate.batVivado 批处理仿真里的三个关键动作3.1 为什么不用 IDE 界面而用 .bat 拉仿真Vivado 的图形界面在工程较大时启动很慢每次重新运行仿真还要手动选择编译顺序。工程里出现的compile.bat、elaborate.bat、simulate.bat是把三个步骤固化成了批处理命令对应 Xilinx 仿真工具链中的xvlog、xelab、xsim。命令行仿真的最大价值是可复现。同一个工程给不同人直接双击compile.bat就能得到相同结果不依赖 GUI 记忆的工程状态。另一个好处是在持续集成里跑回归测试只要批处理返回非零退出码就中断方便自动化判断。脚本文件对应工具完成动作compile.batxvlog编译 Verilog/VHDL 源文件生成 HDL 库对象elaborate.batxelab对顶层模块做综合前细化链接所有依赖simulate.batxsim加载快照运行仿真并输出波形runme.batxsim实际启动仿真器进程读取 xsim.dbg 配置需要说明的是runme.bat通常由 Vivado 自动生成手动编写时容易漏掉-wdb和-log参数。和直接运行simulate.bat相比runme.bat更适合在调试模式下载入信号断点。3.2 xvlog、xelab 和 xsim 的参数怎么填下面是我会写在compile.bat里的内容假设源码在../src目录测试平台在../tb目录xvlog.exe -i ../src ../src/uart_top.v ../src/uart_rx.v ../src/uart_tx.v xvlog.exe -i ../tb ../tb/tb_uart_top.v-i指定 include 目录主要用于包含公共头文件。如果某个文件里用了include define.v而这个 define.v 放在src下就必须加-i否则编译直接失败。日志里出现ERROR: [VRFC 10-716] has no port named时首先要怀疑是不是 include 路径缺失。elaborate.bat里最关键的是顶层名称和 time scalexelab.exe uart_top tb_uart_top -s sim_snapshot -timescale 1ns/1ps -debug typical-s指定生成的仿真快照名后面simulate.bat要引用同一个名字。-timescale必须与源码里的时钟周期匹配通常 1ns/1ps 够用。-debug typical可以保留信号访问信息这样仿真后能使用 ILA 或波形比较功能生产脚本里我常改成-debug port以减小快照体积。最后是仿真运行xsim.exe sim_snapshot -runall -wdb uart_top.wdb-runall表示自动执行完 testbench 中的所有 initial 块结束时退出仿真器。-wdb是输出波形数据库文件后续可以在 Vivado 里打开uart_top.wdb查看波形而不需要重新跑一遍仿真。3.3 runme.bat、xsim.dbg 和 .dcp 文件在调试中的用途xsim.dbg不是可读文本配置而是仿真器自身的调试数据库记录了断点、信号索引和波形显示设置。手动编辑它不会带来任何好处反而容易让仿真器启动失败。如果改了 testbench 后仿真行为异常优先删除工程目录下的xsim.dbg和.jou文件再重新跑。工程根目录下的uart_top.dcp、uart_top_opt.dcp、uart_top_placed.dcp、uart_top_routed.dcp分别是综合后、优化后、布局后、布线后的 checkpoint。这些文件可以直接用 Vivado TCL 打开open_checkpoint uart_top_routed.dcp打开后能查看资源利用率、管脚分配、时序报告和布线段不需要重新综合。配合仿真波形检查信号数据包格式可以确认功能正确性和时序收敛状态。如果工程有物理约束改动尽量重新生成 routed checkpoint而不是直接拿旧文件调试因为管脚信息已经过期。4. 从 UART 到 RS-422差分信号、约束文件和 422 通信故障排查4.1 RS-422 不是新协议而是 UART 的物理层形态RS-422 常被称为 422 串口很容易被误解成一种新的串行协议。实际上它解决的是电平标准问题普通 UART 输出 TTL 或 RS-232 电平RS-422 输出差分信号一根信号线变成两根正负差分驱动抗共模干扰能力显著提升适合长距离传输。在 FPGA 侧你看到的仍是标准的uart_tx和uart_rx字节流波特率、数据位、校验位都和普通 UART 完全一致。区别在接口电路TTL 电平直接进 GPIORS-422 需要经过一个差分收发芯片比如常见的 MAX3490将 FPGA 的单端信号转换成差分 A/B 信号。很多 422 通信故障排查都会发现丢包不是 FPGA 逻辑写错而是收发接反或终端电阻没匹配。对比项RS-232RS-422普通 UARTTTL电平方式单端差分单端传输方向全双工全双工全双工抗干扰能力一般强弱典型传输距离15m 左右1200m 左右1m 内所需信号线至少 3 根4 根以上2 根在 Vivado 里实现时UART 核不需要感知 RS-422只要把顶层引脚信号引给外部收发芯片即可。需要注意的是RS-422 支持一主多从但从设备地址识别和数据流控制在协议层完成UART 核并不关心这些。4.2 差分引脚和单端引脚的约束区别如果板卡上的 FPGA 引脚直接连接了一个 RS-422 收发器收发器输出端才是差分信号FPGA 引脚到收发器之间是单端 LVCMOS 信号。此时 XDC 约束和普通 UART 没有区别set_property PACKAGE_PIN E18 [get_ports uart_tx] set_property PACKAGE_PIN E19 [get_ports uart_rx] set_property IOSTANDARD LVCMOS33 [get_ports {uart_tx uart_rx}]但如果 FPGA 内部集成了差分驱动能力直接把差分对引出则要设置差分标准set_property PACKAGE_PIN K16 [get_ports rs422_tx_p] set_property PACKAGE_PIN K17 [get_ports rs422_tx_n] set_property IOSTANDARD LVDS_25 [get_ports rs422_tx_p] set_property IOSTANDARD LVDS_25 [get_ports rs422_tx_n] set_property PACKAGE_PIN L16 [get_ports rs422_rx_p] set_property PACKAGE_PIN L17 [get_ports rs422_rx_n] set_property IOSTANDARD LVDS_25 [get_ports rs422_rx_p] set_property IOSTANDARD LVDS_25 [get_ports rs422_rx_n]使用 LVDS_25 时要确认 bank 电压是 2.5V不能直接放到 3.3V bank 中。很多人在 Vivado 中遇到IOCTL错误就是LVDS_25和LVCMOS33混用在同一 bank 导致。正确做法是先阅读板卡原理图看清 FPGA 到 RS-422 收发器之间是否有电平转换芯片。4.3 422 通信故障排查按顺序定位拿到一套 422 串口故障现象我建议按以下顺序检查1. 用示波器或逻辑分析仪在 FPGA 引脚处测量 uart_tx 是否有帧格式。 2. 检查收发器供电和共地422 需要收发两端共地。 3. 确认 A/B 极性没有接反A 对应非反相B 对应反相。 4. 在线路两端检查是否需要 120 欧终端电阻。 5. 使用串口调试助手关闭硬件流控仅发送单字符 0x55。0x55 是很好的测试码因为二进制是 01010101起始位后交替变化能很直观看出采样点是否稳定。如果单端到差分转换正常接收端会看到稳定的 0x55。如果看到 0xAA说明 A/B 反了如果看到乱码多半是波特率不匹配或共地问题。串口调试助手里还经常遇到“第一次发正常连续发丢数据”的情况这通常是接收端 FIFO 溢出而不是 422 物理层问题。5. 上板前用仿真锁定 UART 时序回环测试和 busy 信号处理5.1 在测试平台里做回环自检上板之前我会先在 testbench 里把 UART 核的发送和接收直接短接在一起形成回环。这样做的好处是不需要外部串口线就能验证波特率分频、帧格式和寄存器读写路径是否同时正确。module tb_uart_loopback; reg clk 0; reg rst_n 0; reg [7:0] tx_data 8h55; reg send 0; wire uart_tx; wire uart_rx; wire tx_busy; uart_top u_uart ( .clk(clk), .rst_n(rst_n), .tx(uart_tx), .rx(uart_rx), .tx_busy(tx_busy) ); // 回环发送引脚直接连接收引脚 assign uart_rx uart_tx; always #5 clk ~clk; initial begin rst_n 0; #100; rst_n 1; #100; send 1; tx_data 8h55; #20; send 0; #100000; $finish; end endmodule这里把发送数据固定在 0x55能让波形中出现一组稳定翻转的方波。仿真跑完后再打开simulate.bat生成的 wdb 文件直接在波形窗口里数起始位后的采样点确认是在每位中间采样。如果发现起始位长度不对优先检查分频配置而不是修改 testbench。5.2 用 busy 信号避免丢字节很多自研 UART 模块只在发送寄存器写入时产生一个握手信号之后立即允许写下一字节。这在高时钟频率下会把字节压在一起当 RX 端处理速度跟不上时就会丢数据。AXI UART Lite提供busy或状态寄存器读回机制软件侧必须等待发送 FIFO 非满再写。在实际使用中我习惯把发送函数改成带while (tx_busy);的等待或者用状态机状态位tx_idle进行判断。串口调试助手连续发送时如果 FPGA 侧没有等待逻辑就会出现“前几个字节正常后面随机丢”的现象。这不是波特率问题而是上层写入速度超过了 UART 核发送速度。仿真波形里观察tx_busy信号能直接看到下一字节是否在上一个字节完全发完后才写入。把这个信号作为外部状态指示比单纯数波特率周期可靠得多。最后一个小技巧在 Vivado 波形窗口里把数据信号设为十六进制显示然后把时间光标放到起始位下降沿后半个位周期附近用测量工具量出高电平宽度就能精确判断实际波特率误差是否还在容忍范围内。本文还有配套的精品资源点击获取