简介JEDEC JEP156A2018 芯片-封装交互理解、识别与评估标准Chip-Package InteractionCPI是 JEDEC 发布的官方标准面向半导体封装、可靠性及失效分析工程师用于识别和评估芯片与封装之间因热、机械和电气作用产生的可靠性风险。标准内容涵盖热交互、机械应力、电气噪声、材料科学分析以及实验室测试、仿真模拟与理论分析等评估方法可作为产品设计验证和可靠性认证的统一参考。文档共21页以单个 PDF 文件提供压缩包约95KB文件精炼、便于直接查阅或打印该版本于2018年发布替代2009年 JEP156并针对 ultra low-k 介质集成等先进制程带来的 CPI 风险补充了评估思路。特别是在芯片与封装协同设计的场景下该标准为量化界面应力、筛选材料工艺及制定可靠性验证计划提供了清晰路径。目前已有203人学习下载适合从事先进封装、芯片可靠性与标准符合性工作的工程技术人员作为技术参考。 做先进制程芯片封装或可靠性验证的工程师十有七八碰到过这种情况芯片本身功能完好跑完回流和温循之后电测开始漏电、开路解剖开一看焊点和基板都没事真正的断裂出在芯片最外面的low-k介质层甚至裂纹一路钻到铜互连层底下。这种由封装应力引起、却发生在芯片内部结构上的失效在圈子里叫Chip-Package Interaction简称CPI。JEDEC为这件事专门发过一份指导文件JEP156A2018年发布的最新版完整英文电子版一共21页。这21页内容不厚但信息密度非常高适合芯片设计、封装集成、可靠性工程和失效分析岗位的人静下心通读一遍。今天这篇不谈逐句翻译只谈我在实际项目里是怎么消化这份文档、并把它变成一套可执行的CPI排查与评估方法的。1. 先弄明白JEP156A到底在规范什么1.1 CPI问题为什么到了先进制程特别疼要理解这份标准先得搞清楚CPI是啥。芯片设计者通常只关心晶体管和互连封装工程师只关心基板、焊球、塑封料两边交集很少。但物理上芯片不是悬空的它要焊在基板上、要灌底填、要模塑封这一整套流程会把热失配应力硬生生灌进芯片正面。芯片的硅本身热膨胀系数很低大约2.6~3.2 ppm/℃而铜互连、焊料凸点、基板材料的热膨胀系数都要高一个数量级。温度一变应力就会通过凸点传递到芯片最外层的钝化层和介质层。早年0.13μm以上工艺用的二氧化硅介质层够硬能扛住这种应力到了90nm以下开始引入low-k、ultra low-k材料这些材料为了降低介电常数内部做成多孔结构机械强度断崖式下跌断裂韧性只有普通氧化硅的几分之一。用个最直白的比喻氧化硅介质层相当于一个完好的瓷碗而low-k介质层像一块带蜂窝孔的脆饼干表面看着没问题稍微一掰就碎。再加上现在倒装芯片的凸点越来越密、单颗芯片面积越来越大芯片减薄、基板越来越薄翘曲控制难度拉满。应力经过凸点、UBM、钝化层一层层传递最终在介质层内部形成裂纹或者在不同材料界面上撕出分层。这类失效在晶圆测试阶段完全看不出来往往要等封装做完、甚至产品在客户端跑了一段时间才暴露定位和成本都很棘手。JEP156A就是冲着这个痛点来的。1.2 JEP是“指南”不是“军规”适合谁看JEDEC文档名字里带JEP全称是JEDEC Publication不是JESD开头的Standard这意味着它本质上是一份指导性出版物给出的是方法论框架而不是强制性的验收指标。它不会告诉你“应力超过XX MPa就算不合格”也不会规定你“必须做到XXX个循环”而是告诉你怎么理解CPI失效、怎么识别它、怎么评估风险。这个定位很重要。如果你拿到PDF想在里面找一条现成的判据直接套在自己的产品上大概率会失望。它更像一张地图把CPI问题的重点区域给你标出来具体怎么走到目的地还得靠你自己的材料参数、封装结构和实验数据。21页能覆盖的篇幅有限所以内容是高度浓缩的框架。适合读这份文档的人我认为主要是三类一是芯片设计端的物理设计工程师和可靠性工程师需要尽早判断哪些结构存在CPI风险二是封装集成或工艺开发工程师需要定封装方案、选底填材料、定回流条件三是失效分析工程师遇到开短路问题时要能判断到底是不是CPI失效避免误判成别的根因。我自己三个角色都做过每次切换角度再读这份标准收获都不一样。2. JEP156A给的思路理解、识别、评估三件事2.1 理解环节先锚住失效物理链路CPI评估的第一步不是跑仿真也不是做实验而是打通从“封装工艺输入”到“芯片内层应力”的失效物理链条。JEP156A标题里的Understanding说的就是这个。理解什么核心是应力来源和应力传递路径。应力来源主要是温度变化下的材料热膨胀失配包括回流、底填固化、温循这三个典型工况。应力传递路径则是基板→焊料凸点→UBM→钝化层开口→介质层→铜互连。每一个界面的刚度、厚度、粘附力都会影响应力大小和裂纹走向。裂纹不会均匀分布在芯片上它最爱挑几个地方下手凸点边缘下方、钝化层开口附近、芯片角落和边缘、介质的密集区。我在项目里常用的一个简化思维是“把整条链路的薄弱环节列出来”。背面的划片损伤、侧面的芯片边缘、正面的钝化层开口、凸点正下方的low-k层逐一列出可能的失效位置和失效模式。然后再看采用的具体工艺介质层是什么材料、孔隙率多少、固化条件如何、CMP有没有造成表面损伤、钝化层厚不厚、有没有聚酰亚胺缓冲层。这些信息看似是工艺细节其实决定了界面断裂能量释放率的门槛。理解阶段做扎实了后面识别和评估才有方向。2.2 识别环节怎么把CPI失效从一堆封装失效里揪出来“识别”听起来简单实际最难。芯片开短路失效的原因太多了焊点疲劳开裂、基板走线断裂、底填脱粘、PCB焊盘起翘、ESD损伤哪一个都可能在电测上表现为开路或漏电。如果一上来就下结论说是CPI问题很可能把根因带偏。我的排查顺序一般是这样先看失效模式是即时发生还是温循后发生。如果是纯机械应力引起的往往要么在组装后立刻有问题要么在温循批量累积后才爆发如果失效发生在ESD测试或者高压应力之后那偏向电性损伤的可能性更大。然后做非破坏性定位CSAM看界面分层X-ray看焊点空洞和桥连动态热分析如TIVA/OBIRCH缩小电性失效点范围。只有当成像手段把问题锁定在芯片表面或内部时才会进入破坏性物理分析用FIB或SEM切凸点正下方的截面。CPI失效在截面下有一个非常典型的表情焊料凸点和UBM本身形态完整但在钝化层开口的边缘附近能观察到明显的环状或星状裂纹裂纹沿着low-k介质层延伸有时还会拐向铜互连界面形成分层。简单说焊接界面没问题问题出在“焊点下方的芯片表面”。我见过不少新手把裂纹在介质层里的事实当成铁证结果最后发现是底填和钝化层界面先脱粘应力集中后番把介质层带裂了——这种复合失效模式在JEP156A的识别框架里是被重点提醒的。2.3 评估环节仿真机械试验可靠性测试怎么组合识别出失效之后评估风险等级是下一步。JEP156A的做法我认为本质上是一个多证据链交叉验证的策略而不是依赖单一测试。第一层是有限元仿真。把芯片、凸点、底填、基板、塑封料建成有限元模型算温度变化下的应力分布找到应力热点。计算量允许就做全局模型关心芯片整体翘曲和应力分布凸点正下方的局部细节要用子模型细化不然网格太粗根本反映不出应力奇异区。第二层是机械试验。常见的手段包括芯片弯曲试验、凸点剪切、芯片推球后检查膜层完好性等。这类试验速度快、条件可控适合做材料对比和工艺窗口筛选也能得到“在什么载荷水平下介质层开裂”的经验阈值。第三层是系统级可靠性验证通常是MSL预处理加多次回流、热循环或冷热冲击、跌落和振动。这一层最接近真实应用但周期长、成本高。三层要组合使用用仿真解释机理用机械试验快速筛查用可靠性测试做最终盖章。只看任何一层都不够稳。3. 从PDF到实战CPI风险评估推荐流程3.1 动工之前把这张参数表攒齐很多项目CPI评估做得稀烂不是方法不对而是输入条件没凑齐就开始跑仿真。我在写方案之前一定会列一张参数清单缺项就先补数据再动工。下面这张表是我自己项目里常用版本不是JEP156A原文的要求但可以当参考类别参数说明芯片厚度、尺寸、背面状态减薄厚度直接影响翘曲刚度介质层材料类型、厚度、孔隙率low-k/ULK要区分不同层钝化/缓冲层材料、厚度、开口尺寸开口处是应力集中区凸点材料、直径、高度、间距决定应力传入芯片Bump位置底填材料Tg、CTE、模量、粘附力对钝化层应力影响巨大基板/塑封料厚度、CTE、模量决定整体翘曲方向工艺条件回流曲线、固化条件峰值温度和升温速率要记录可靠性条件温循范围、循环数、MSL等级评估场景不同结论可能完全相反这套参数想一次凑齐很难早期阶段哪怕有BCD版本的近似值也比“凭感觉拍脑袋”强。我的经验是先搭一套典型值跑通流程后续拿到实测值再迭代效果比等到所有数据齐了再动手要好得多。3.2 一套可复用的五步评估流程我习惯把CPI评估拆成五个步骤每次项目照这个走基本不会漏项。第一步是仿真建模先算全局应力分布再切子模型。全局模型重点看芯片表面的翘曲和应力热点位置通常热点在芯片四个角落和凸点阵列边缘。子模型则在热点位置单独细化提取low-k层内的最大主应力以及关键界面的应力强度因子或能量释放率。这里要特别留意界面裂纹问题这种问题用能量释放率比单纯应力更合适因为界面断裂是以能量准则主导的。第二步是用失效样品反标定临界值。找一批已知失效的样品把失效位置的应力状态从仿真里提出来反推这个工艺条件下介质层开裂的临界应力或临界能量释放率。这一步是整个流程里最有价值的一步因为所有材料手册参数都不如自己失效样品来得真实。第三步是基准工艺评估。在MSL预处理和三次回流后用CSAM确认有没有分层用电测监控有没有开路漏电以此判断当前工艺窗口是否有明显问题。如果基准就崩后面的优化对比没有意义。第四步是DOE对比优化。同一批次里改底填材料、钝化层厚度、凸点尺寸、芯片减薄厚度等关键变量用前面搭好的仿真和机械试验快速排序。这个阶段不要每个条件都跑满1000次温循先用快速试验砍掉明显不行的方向只留下最有潜力的两三个条件跑全套验证。第五步是闭环PFA。跑完验证的样品无论通过还是失效都抽出来做物理分析确认裂纹位置、裂纹路径和仿真预测的热点是否吻合。如果实验失效位置和仿真预测不一致说明模型里某个关键假设错了这时候修模型比改工艺更重要。3.3 实操中最容易翻车的三个细节第一仿真时不能把基板当刚体约束。芯片贴到有机基板上基板的热膨胀会把变形通过凸点传给芯片边界条件不同应力数值可能差出几倍。至少要把基板和底填建进去基板很大时可以截取局部但边界要加等效约束不能简单全固定。第二不要把总应力直接和材料断裂强度比。介质层开裂尤其界面开裂是非常强的局部现象总应力高不代表会失效应力梯度、裂纹前端能量释放率才是决定因素。用仿真结果做判断时优先提取能量释放率和应力强度因子而不是盯着某一点的应力云图颜色喊危险。第三样品数量要够。CPI失效本身分散性很大我见过一个项目用5颗样品评估一个条件结果全过后来放大量产时批量开裂。不是说5颗样品完全没用而是对“零失效”结论要保持警惕。每组至少15~20颗起步并且要预留失效分析余量不然PFA一开就没了。提示仿真和实测对不上时先怀疑材料参数再怀疑边界条件最后才是网格问题。我踩过的最大坑就是拿着一个厚道版本的介质层模量去仿真结果把风险低估了一个量级。4. 用这份标准时我最想提醒你的几个坑4.1 看着像CPI实际是底填脱粘之前处理过一个倒装芯片温循开路案例。FIB切开后芯片钝化层下方确实有裂缝裂纹也进了low-k介质层外观非常像经典的CPI失效。但CSAM数据里有一个容易被忽略的细节底填与芯片界面有大面积脱粘脱粘边缘恰好压着失效凸点。后来调整底填清洗工艺和固化条件把界面粘附力提上去同样温循条件下一颗都不裂。这说明介质层裂纹可能只是“受害者”真正根因是底填脱粘把应力集中传导到了钝化层开口位置。按JEP156A的识别框架排查时不能看到介质层裂纹就停住一定要把整个应力传递路径上的界面状态都检查一遍。4.2 仿真说安全实验却批量开裂另一个项目仿真算出来某设计在各种温循条件下都留有余量结果实验一跑开裂比例高得吓人。反复查下来问题出在仿真输入用了介质层材料的“典型值”而实际晶圆厂由于工艺波动固化条件不足介质层实际断裂韧性比典型值低了不少。还有局部设计因素某个区域凸点间距只有全局平均的一半热应力叠加明显增加。从那以后我学乖了仿真不能只用典型值至少跑一遍下限值和上限值。等失效样品出来反标定后的模型才是能信任的模型。JEP156A给的方法是框架参数必须来自你的真实工艺。4.3 PFA制片把原始裂纹弄丢了这条是最冤的坑。有一组样品电测已经定位到失效凸点附近结果交给实验室研磨直接磨过了头把本就不宽的裂纹磨没了再上FIB什么都找不到只能重新补做实验。CPI失效分析对样品制备要求极高因为裂纹宽度可能只有几百纳米甚至更小。现在的做法是先做完整的非破坏性记录CSAM、X-ray、光学照片全存好再决定切割位置研磨时选择和裂纹平面垂直的方向并且每磨几步就停下来看一次光学显微镜。条件允许就做截面抛光或聚焦离子束切割避免机械研磨造成二次损伤。好的PFA流程能保住90%的失效证据糟糕的流程能让你怀疑前面所有实验白做。环境与设计层面的扩展思考JEP156A不只是给单一工艺做“体检”还可以在研发早期当设计评审的checklist用。芯片设计阶段就启动CPI评估比封装做完再补救省太多成本。我常常在项目kickoff时就把材料链路的薄弱点摆到桌面上哪些介质层孔隙率高、哪些钝化层开口尺寸偏大、凸点密度最高的区域在哪里。仿真在GDSII阶段就能跑哪怕只有粗略信息也足够把高风险位置提前锁定。设计上常见的缓解手段包括加密封环或裂纹阻挡结构、加厚聚酰亚胺缓冲层、调整钝化层开口尺寸、优化凸点下金属层设计这些都可以在流片前就讨论完毕。等wafer出来了再改设计一次mask revision的周期和费用足够做好几次仿真和DOE了。从更宽的角度看2.5D/3D封装、用硅中介层或有源转接板时CPI风险反而更大。多个裸die堆叠、TSV应力、更薄的芯片厚度都会让平面倒装芯片时代的经验值失效。任一份标准都不能覆盖所有新结构但JEP156A提供的“理解—识别—评估”路径换到任何新封装形态下依然能套用。我个人在实际操作中的体会是JEP156A这类指南的最大价值不是给你标准答案而是逼你把失效物理链条想清楚。真正让评估结果可靠的关键在于用自己工厂的实验数据反标定模型建立属于自己产品线的“材料-封装-应力-可靠性”映射表。遇到CPI失效时与其翻遍文档找某个现成参数不如先问自己三个问题工艺上最近变了什么哪一层最弱应力的热点在哪里想明白这三点大概率已经走在正确方向上了。这套思维我用了很多年每次都能把排查时间压缩一半以上也强烈建议你试试。本文还有配套的精品资源点击获取