简介面向集成电路设计学习者的轨到轨运放设计资料包聚焦SMIC 40nm工艺下恒定跨导输入级实现方案。运放采用三倍电流镜结构维持全输入范围跨导恒定增益可达115dB以上单位增益带宽约27MHz相位裕度大于60度并可通过PSRR、CMRR、SR等指标自行验证。压缩包共12个文件体积约1009KB涵盖txt原理说明、html技术解析、doc文档及jpg电路截图工艺库、电路原理图、前仿真结果、工程师绘制的版图及DRC/LVS验证文件一应俱全提取寄生参数后仿真结果与前仿真偏差较小。既有完整设计参考也有针对集创赛本科组的实践资料便于新手对照学习。目前已有327人学习下载适合正在准备集创赛或需要实际版图与后仿参考的本科生与初级模拟IC工程师。 写Rail-to-Rail运放最难的地方从来不是让输入对管在电源轨之间正常工作而是让跨导在整个共模输入范围内保持恒定。做过低压低功耗设计的朋友应该深有体会折叠共源共栅结构本身就吃电压余量到了1.1V甚至0.9V电源电压下传统互补输入对在中间共模区跨导翻倍在两端又跌回去直接导致增益带宽积随共模电压大幅波动严重时环路稳定性都成问题。我这次在SMIC 40nm工艺下设计了一款输入采用三倍电流镜实现恒定跨导的Rail-to-Rail运放从电路结构、增益指标到版图细节完整走了一遍整理出来给同样在搞低压运放的朋友做个参考。1. 为什么输入级跨导会翻倍——Rail-to-Rail运放的核心矛盾Rail-to-Rail运放最基础的实现方式是靠PMOS和NMOS互补差分输入对并联。PMOS输入对覆盖低共模电平NMOS输入对覆盖高共模电平两者拼接之后理论上输入共模范围就能从地到电源。问题也随之而来在共模电压处于中间区域时两个输入对同时导通总跨导是两个输入对的跨导之和。而共模电压靠近电源轨时只有一个输入对在干活跨导就只剩一半。也就是说跨导随共模电压变化能差出一倍。跨导波动带来的直接后果有两个。第一单位增益带宽GBW正比于gm/Ccgm翻倍就意味着带宽翻倍而次级点的位置不动相位裕度就会在中间共模区域显著恶化严重的直接自激。第二在闭环应用里运放的增益精度、建立时间都和GBW直接挂钩跨导不稳就等效于不同输入电平下运放性能不一致这在ADC驱动、传感器前端这类对动态性能有严格要求的场景是没法接受的。所以Rail-to-Rail输入级设计的第一要务不是能不能覆盖全摆幅而是跨导怎么在全摆幅内保持恒定。目前业界主流方案大致有三类一类是用最大电流选择电路Max/Min电流选择算出两个输入对的电流后取最大者作为输出从而恒定gm一类是电流开关控制尾电流根据共模电平把其中一个输入对关断或衰减还有一类就是在输入共模中间区域通过电流镜做电流再分配让两个输入对各用一半尾电流工作这样每对的gm都折半总gm保持恒定。三倍电流镜方案就属于第三类它的核心思想很巧妙既然两个输入对同时导通时跨导翻倍那就想办法让它们在中间区域各自只用一半功力。2. 三倍电流镜方案中间区域的电流再分配逻辑三倍电流镜恒定跨导电路的本质是在两个互补输入对的后端加一个电流转向网络。这个网络由一组电流镜构成核心比例关系是3:1。我直接说工作逻辑大家对照电路图看会更清楚。当输入共模电压位于中间区域时PMOS输入对和NMOS输入对都处于导通状态。此时电流镜网络开始介入把每个输入对尾电流中的一部分拨走使流过每个输入对的有效尾电流变为原来的二分之一。这里的关键点是场效应管的跨导gm与尾电流的平方根成正比强反型区尾电流降为一半后单对管的gm降为原来的约0.707倍。但需要注意在中间区域电路是让两个输入对各承担一半电流还是各承担0.707电流取决于具体设计目标。实际上常用的三倍电流镜实现方式是在输入对的负载端通过电流镜以系数3配合切换管使输入对电流在中间区域每个都降低到原来的1/4。此时单对管gm变为原来的1/2因为gm∝sqrt(Id)电流降到1/4gm降到1/2两个输入对并联后总gm 0.5gm 0.5gm gm正好等于单对满电流时的跨导。这样在中间区域和两端区域总跨导都严格等于单个输入对满尾电流时的gm值。这就是三倍电流镜这一名称的由来——电流镜的镜像比例里出现了3这个系数用于在中间区域把两支输入对的电流各自降到1/4。为了让大家更清晰地理解状态切换我把不同共模区间的输入对工作状态整理成了表格共模输入范围PMOS输入对NMOS输入对总跨导近地端关断满尾电流gm中间区域尾电流减为1/4gm折半尾电流减为1/4gm折半gm近电源端满尾电流关断gm三倍电流镜方案相比电流开关方案的优点在于电流开关方案通常在输入对跨导切换的瞬间产生跳变导致跨导对共模电压的导数不连续这在某些高线性度应用里会表现为输入失调电压的突变。而三倍电流镜方案通过电流镜比例平滑分配电流过渡区的跨导曲线更平滑虽然做不到绝对恒定但波动可以控制在正负3%以内对绝大多数应用已经完全够用。3. SMIC 40nm工艺下的增益与带宽设计工艺选择SMIC 40nm意味着这是一颗低压、高频、高增益的设计。40nm工艺的核心器件栅氧很薄核心电压只有1.1V这对运放的结构选择影响很大。我选用的是经典两级结构第一级折叠共源共栅放大器负责提供高增益第二级共源放大器负责提供大摆幅和足够的输出能力中间用Miller补偿电容做频率补偿。第一级的增益设计目标定在60dB以上。在1.1V电源电压下折叠共源共栅结构的输出摆幅会被压缩但它的增益优势明显用L300nm的管子配合合适的过驱动电压单级增益做到60dB并不困难。第二级采用Class AB输出级增益约30dB。两级总增益做到90dB左右即约30000倍满足多数高精度信号链应用的需求。在40nm工艺下短沟道效应必须认真对待。沟道长度调制效应和DIBL效应都会显著降低小尺寸管子在小电流下的输出阻抗从而压低增益。我的处理方式是增益关键路径上的管子L全部取200nm以上输入对管和电流镜负载管取L400nm这样既能保证增益又不会让面积失控。对1.1V的VDD输入对管的过驱动电压只能分到约100mV到150mV这要求设计得非常精细过驱动电压太小则管子进入亚阈值区匹配变差太大则没有足够的源漏电压余量输入共模范围会被压缩。补偿电容的选择也有讲究。我初定Cc3pFGBW目标100MHz这样第一级的跨导gm1≈2π×GBW×Cc≈1.88mS。40nm工艺下做出1.88mS的gm输入对管宽长比大概需要(W/L)40/0.4单位um具体值要通过仿真迭代。Miller补偿还有一个零点半路问题我加了调零电阻Rz串联在Cc通路上把右半平面零点移到左半平面并放置在约1.5倍GBW的位置上用来提升相位裕度。Rz在40nm工艺下用工作在深三极管区的MOS管实现比多晶硅电阻省面积。这里补充一个第三级补偿的问题。有些设计为了追求增益会在第二级后面再加一级变成三级运放这时候补偿就复杂得多需要嵌套Miller补偿。三级运放的好处是增益可以做到100dB以上甚至120dB适合做高精度基准源但代价是补偿网络复杂、稳定性难调而且在40nm的低压下三级堆叠的电压余量非常紧张。我的建议是除非你需要超过100dB的直流增益且对带宽要求不高否则老老实实用两级用大L管子堆输出阻抗就够了。温度特性和工艺角仿真也必须覆盖。SMIC 40nm的工艺角包括TT、SS、FF、SF、FS五个角加上-40℃、25℃、125℃三个温度点。SS角下管子最慢、阈值电压最高GBW会掉不少FS和SF角下因为PMOS和NMOS的阈值电压不对称输入失调会变大跨导恒定性也会受影响。我的设计目标是五个工艺角、三个温度点共15个组合全部满足GBW≥60MHz相位裕度≥60度直流增益≥80dB。实际仿真下来最差情况出现在SS角125℃高温GBW大约65MHz相位裕度约63度还有余量。4. 版图设计不能偷懒的地方匹配、对称与寄生版图在运放设计里的分量至少占整个项目周期的三分之一。很多工程师在电路仿真阶段明明各项指标都很好流片回来一测就出问题十有八九是版图里的匹配、寄生和对称性没做好。Rail-to-Rail运放因为有两个互补输入对加一组电流镜网络版图匹配的要求比普通运放更高。输入对管的匹配是重中之重。PMOS和NMOS两个输入对各自的差分对管我全部采用共质心交叉布局并在两侧加dummy管。以NMOS输入对为例左右两只管各拆成两根finger交叉排列成ABBA结构周围用虚拟管包围保证刻蚀和多晶硅栅光刻的边缘效应一致。电流镜管的布局也是同理特别是三倍电流镜网络里的比例管1:3的比例关系必须在版图上精确体现用单位管并联的方式实现而不是直接画一根宽管子和一根三倍宽的管子——单位管并联能让失配被随机化减小系统性偏差。电流镜方向的一致性也容易被忽略。所有电流镜管子的源端方向要保持一致电流方向统一否则SASource Area和SBSource Perimeter参数不同会带来明显的失配。40nm工艺下这种失配尤其敏感因为单位面积内器件尺寸小绝对值偏差占比更大。SMIC 40nm的MOS管失配模型里阈值电压失配系数大约在2~4 mV·um这意味着W20um、L0.4um的管子3σ失配可能在3mV左右足够影响16bit ADC前端的精度要求。对称性不仅仅针对有源器件金属走线也一样关键。输入对的两根差分信号线从pad或上层金属下来到输入管栅极路径必须完全对称长度、宽度、层数都要一致否则寄生电容不等就会引入共模到差模的转换恶化高频共模抑制比。我的做法是差分走线从顶层M7并行走下来在M4层分开进两个输入管的栅端中间不打乱顺序靠顶层地金属做屏蔽。隔离也是40nm版图的必修课。数字电路和输出级开关噪声容易通过衬底耦合到输入级我在输入对管、电流镜管的周围打了足够多的衬底接触孔guard ring并且将输入级的衬底偏置单独接一个干净的地。输入对管的深N阱隔离值得考虑SMIC 40nm提供DNWELL选项可以把敏感管子装进独立的P阱里隔离开关噪声的衬底传导。电源走线的寄生电阻也要留意。输出级是大电流路径瞬态电流很大如果电源线太细太长压降会直接下拉电源电压通过电流镜耦合到输入级造成电源抑制比恶化。我的做法是电源干线用M7/M6双层宽金属并行输出级和输入级的分支电源线分别从干线上单独引出避免共用的那段寄生电感产生串扰。高频去耦电容放在靠近输入级和输出级的位置M4到M7之间重叠的MOM电容不占用额外面积。5. 仿真验证中容易忽略的检查项很多人做运放仿真只跑一下AC响应的幅频相频曲线看看GBW和相位裕度没问题就以为完事了。Rail-to-Rail运放和普通运放最大的区别在于它有一个跨导恒定指标必须专门验证跨导随共模电压的变化曲线。具体做法是搭建一个测试电路输入端固定在某个共模电压VCM加小信号差分激励测量输出端的短路跨导电流扫VCM从0到VDD画出gm对VCM的曲线。这条曲线在三个区域近地、中间、近电源都应当保持平坦。如果中间区域出现明显凹陷或凸起说明三倍电流镜网络的电流比例没调好。我实测优化的结果是跨导波动控制在正负2.8%以内。另一个容易忽视的指标是翻转速率slew rate。大信号摆率是由尾电流和补偿电容决定的SRI_tail/Cc。Rail-to-Rail输入级因为有电流镜网络在大信号跳变时电流转向的速度直接影响建立时间。我在仿真里加大信号方波输入前后沿都测两条边的SR不对称说明电流镜网络在正负摆方向的充放电路径不对称需要调整互补输入对的尾电流比例。实测数据为SR约60V/us到80V/us正负方向对称度在3%以内。还有共模抑制比和电源抑制比的频域仿真。Rail-to-Rail运放在中间共模区因为两个输入对同时工作CMRR理论上应该最好在靠近电源轨的区域只有一个输入对工作CMRR会变差。这条曲线最好也扫一遍确保在整个共模范围内CMRR都不低于60dB。我的实测最低点在接近电源轨处约为65dB符合预期。共模输入范围的边界也要实测确认。有些设计在仿真时感觉边界正好够到电源轨但流片回来因为阈值电压的工艺偏差边界收缩了。我通常会把目标定得保守一些要求共模范围在0V以下留50mV冗余、在VDD以上留50mV冗余也就是输入共模范围略超出电源轨。这样做的好处是即使工艺角偏移也不会出现输入对管完全关断的盲区。最后是蒙特卡洛仿真。40nm工艺下局部失配对运放的输入失调电压影响很大。我对输入对管和电流镜管跑了200次蒙特卡洛仿真输入失调电压的3σ值控制在5mV以内。如果你设计的目标是精密测量类应用实际需要更低的失调可以做chopper或者auto-zero但这会引入开关噪声和额外的面积成本是否值得要根据应用场景权衡。6. 实测下来最值得注意的三个经验整个设计流程走下来我总结了几条踩过坑之后的经验希望对后来者有帮助。第一三倍电流镜的电流比例不要过度追求理论上的精确恒定。受短沟道效应和二级效应影响实际cmos管的gm和sqrt(Id)关系并不是严格正比在中间区域硬让电流精确到1/4可能反而会让跨导曲线在过渡区产生一个台阶。更好的做法是让过渡区电流变化稍微软一点用仿真微调比例系数以最终的gm-VCM曲线平坦度为准不要死磕理论值。第二电流镜网络里的管子要尽可能用大L。这个网络工作在整个共模输入范围内源漏电压会随共模变化而大幅摆动如果L太小沟道长度调制效应会让电流镜的比例关系产生明显误差直接破坏跨导恒定性。我把三倍电流镜网络的管子L统一设成400nm付出的面积代价换来了跨导曲线的高平坦度非常划算。第三版图里输入对管的dummy管不要省。40nm工艺下多晶硅栅光刻的边缘效应非常明显没有dummy管的输入对管左右两边的光电刻负载不一样失配可能比有dummy管的情况差一倍以上。加dummy管牺牲的面积不大但换来的性能稳定性非常可观。同样的道理也适用于电流镜比例管每个单位管旁边都要放dummy管。做完流片回来后样片测试的第一件事不是测带宽和增益而是先看输入共模范围边界上的失调电压有没有突变。如果三倍电流镜的过渡区设计不当在共模过渡点附近会看到几十毫伏的失调跳变这是鉴定电路设计成败最灵敏的指标。我这次做的样品在0.1V到1.0V共模范围内失调变化控制在2mV以内说明电流镜网络的电流分配逻辑工作正常整个设计算是真正落地了。本文还有配套的精品资源点击获取
