大功率驱动控制平台采用 Lattice ECP5‑45 STM32 双核架构FPGA 负责高速 PWM 生成、编码器采样、电流环运算STM32 负责上位机通信、速度环、故障管理。电源时序、PLL 低噪声供电、上电闩锁防护、欠压安全联锁是本版电源设计的核心重难点。一、整体电源规划电源分配上电顺序1、3.3V (VCCIOSPI 配置 Bank) →2、1.1V (VCCINT 内核) →3、2.5V (VCCAUX PLL)电源电压负载选用芯片设计目标1.1V‑VCCINTFPGA 内核、DSP 逻辑单元电机高速运算TPS54318Buck DC‑DC3A高效率、强动态负载响应优先上电2.5V‑VCCAUXFPGA‑PLL 时钟、JTAG、高速差分时钟TPL920ADJ低噪声 LDO2A超低输出噪声保障 PLL 时钟零抖动3.3V‑IO 电源FPGA Bank、STM32、编码器外设、信号接口TPS75733LDO3A大电流 IO 供电5V 主输入所有电源芯片前级母线外部工业 5V 电源整机主电源二、3.3V 电源电路TPS75733KTTR 固定输出 3.3V设计思路3.3V 为 FPGA Bank、STM32、编码器外设、信号接口等外设供电选用 3A 大电流 LDO瞬时驱动能力强保证外设电平稳定。三、1.1V 电源电路TPS54318Buck 降压输出 1.1V设计思路FPGA 内核属于大功率数字负载压差 5V→1.1V 很大DC‑DC Buck 高效率、低温升、优秀的瞬态响应四、2.5V 电源电路TPL920ADJ LDO 输出 2.5V设计思路PLL、高速时钟属于模拟敏感负载对电源噪声极其敏感选用 TPL920ADJ 低噪声LDO。