目录1.Verilog HDL概述2.特性2.1三种不同的设计方式2.2两类数据类型3.设计流程3.1设计方法3.2设计流程1.Verilog HDL概述Verilog HDLHardware Description Language是一门硬件描述语言用于对数字电路系统设计建模和仿真可对算法级、门级、开关级等多种抽象设计层次进行建模。1995年IEEE 发布第一个Verilog标准Verilog 1.0即IEEE Std 1364-1995。2001年IEEE 发布 Verilog 第二个标准Verilog 2.0即 IEEE Std 1364-2001。2005年IEEE 发布 Verilog 第三个标准SystemVerilog即IEEE1800-2005使得Verilog语言在综合、仿真验证和模块的可重用性等性能方面得到了大幅度提升。本教程学习主要针对IEEE 1364-2005版本的2.特性2.1三种不同的设计方式行为级描述——使用过程化结构建模数据流描述——使用连续赋值语句建模结构化方式——使用门和模块例化语句描述。2.2两类数据类型线网wire数据类型线网表示物理元件之间的连线寄存器reg数据类型寄存器表示抽象的数据存储元件。3.设计流程3.1设计方法Verilog 的设计多采用自上而下的设计方法top-down。如下图所示采用模块化的设计思想将一个大型的数字设计系统分解成若干个子系统每个子系统由若干个子模块组成每个子模块由若干个模块组成当完成所有的模块设计之后通过模块例化的将其从底层到顶层最后得到整个顶层模块完成整个系统设计。3.2设计流程