易灵思Titanium 系列配置关于配置 Titanium 系列 FPGA本文档介绍如何配置 Titanium 系列 FPGA。这些 FPGA 包含易失性的配置 RAMCRAM—— 用户必须在上电后、核心进入正常工作前通过比特流将所需的逻辑功能配置到 CRAM 中。比特流大小比特流的大小取决于你选择的 FPGA 型号以及在 Efinity 软件中设置的配置参数单镜像支持的最大配置比特数Efinity 软件会自动压缩比特流因此典型设计的比特流大小约为表中最大大小的 50%。注意如果使用了 Titanium 系列的任何安全功能软件将无法压缩比特流。多镜像的比特流大小Uncomp. 未压缩Comp. 已压缩配置时间FPGA 的配置时间取决于配置时钟频率和数据总线宽度。要估算特定 FPGA 的配置时间请使用以下公式配置时间 比特流大小 / (配置时钟频率 X 数据总线宽度)规划器件引脚分配主动和被动配置模式在配置过程中会使用多功能引脚。配置完成后这些多功能引脚可用于通用用途。JTAG 配置会占用专用引脚这些引脚无法用于其他功能。配置模式还会影响包含配置引脚的 I/O 组的电压限制。注意在某些情况下设计者可能希望在用户模式下将某个多功能配置引脚用作输出引脚而该引脚在配置期间由外部器件驱动。这种情况下在器件进入用户模式、用户逻辑开始驱动该引脚之前配置期间驱动该引脚的外部器件必须将其置为三态。否则驱动器会发生冲突可能损坏引脚。配置引脚部分配置引脚是专用的部分是双用途的专用引脚无法用作通用 I/O配置期间需按照所用配置模式的要求使用双用途引脚配置完成后进入用户模式这些引脚可作为通用 I/O 使用专用配置引脚这些引脚在配置完成后也无法用作通用 I/O除 TCK 和 TDO 外所有引脚在配置模式下内部均为弱上拉引脚方向描述外部弱上拉 / 下拉要求CDONEI/O配置完成状态引脚。CDONE 是开漏输出需连接外部上拉电阻至 VCCIO。当 CDONE1 时表示配置完成FPGA 进入用户模式。可将 CDONE 拉低后释放以同步 FPGA 重新进入用户模式上拉CRESET_N输入低有效触发引脚用于 FPGA 复位和重配置。需将 CRESET_N 拉低至少 tCRESET_N 时长后再释放从低变高以触发 FPGA 重配置。此引脚并非系统复位引脚上拉TCK输入JTAG 测试时钟输入。上升沿加载施加在 TAP 输入引脚TMS 和 TDI的信号下降沿将信号通过 TAP 的 TDO 引脚输出上拉TMS输入JTAG 测试模式选择输入。此 I/O 引脚的信号序列控制测试逻辑操作。信号值通常在 TCK 的下降沿变化。TMS 默认是弱上拉当无外部源驱动时测试逻辑会识别为逻辑 1上拉TDI输入JTAG 测试数据输入。此串行输入的数据流会根据 TMS 此前选择的序列被送入指令寄存器或测试数据寄存器。通常TDI 的信号状态在 TCK 下降沿变化而寄存器移位接收上升沿的信号值时TDI 默认是弱上拉当无外部源驱动时测试逻辑会识别为逻辑 1上拉TDO输出JTAG 测试数据输出。此串行输出是测试逻辑来自指令寄存器或测试数据寄存器的数据具体取决于 TMS 此前选择的序列。移位输出的内容由所发出的指令决定。TDO 的信号状态在 TCK 下降沿变化。当无数据通过器件移位时TDO 会被置为无效驱动状态如高阻上拉JTAG_VCCIO_SEL输入JTAG 电压选择引脚。此引脚会影响其所在 I/O 组的电压。需为该组供电 VCCIO33_组名或接 1 kΩ 外部电阻到地并供电 1.8V以在 1.8V 下使用 JTAG。将此引脚浮空默认使用 3.3V 或 2.5V 的 JTAG。对于 Ti85、Ti135 FPGAJTAG_VCCIO_SEL 所在组为 BR1对于 Ti165、Ti240、Ti375 FPGA所在组为 BR4上拉双用途配置引脚在用户模式下配置完成后这些双用途引脚可作为通用 I/O 使用配置功能方向描述外部弱上拉 / 下拉要求CBSEL[1:0]输入多镜像配置选择引脚。单镜像比特流配置或内部重配置远程更新时此功能不可用。将 CBSEL [1:0] 连接到对应镜像的外部电阻00 对应镜像 101 对应镜像 210 对应镜像 311 对应镜像 40连接外部弱下拉电阻1连接外部弱上拉电阻上拉或下拉CCKI/O被动 SPI 配置时钟或主动 SPI 输出配置时钟若外部负载需要可选上拉CDInI/OSPI 配置的数据输入。n的取值为 0~31取决于 SPI 配置的数据宽度。CDI0 在 x1 主动配置模式下是输出在其他所有主动配置模式下是双向引脚。CDI4 在 x4 主动配置模式下是双向引脚在 x8 主动配置模式下是菊花链引脚。在多比特菊花链连接中CDI [31:0] 连接到并行数据总线若外部负载需要可选上拉CSI输入片选。0FPGA 未被选中 / 使能不会被配置1所有配置模式下选中 FPGATi35、Ti60 FPGA 在 JTAG 配置模式下需要此设置。此引脚在部分小封装如 F100S3F2、F100中未引出。配置期间 CSI 必须保持高电平上拉CSO输出片选输出。配置完成后断言。将此引脚连接到下一个 FPGA 的 CSI 引脚用于菊花链配置。此引脚在部分小封装如 F100S3F2、F100中未引出-NSTATUS输出指示配置错误。当 FPGA 驱动此引脚时说明存在器件不匹配或比特流 CRC 校验失败-SSL_NI/OSPI 配置模式选择。FPGA 在复位解除时即 CRESET_N 从低变高检测此引脚的值。0被动模式连接外部弱下拉电阻1主动模式连接外部弱上拉电阻在主动配置模式下SSL_N 是闪存器件CDI0~CDI3的低有效片选上拉或下拉SSU_N输出x8 主动配置模式双四路模式下对上层闪存器件CDI4~CDI17的低有效片选。在 W64、V64、F100S3F2 或 F100 封装中不可用若外部负载需要可选上拉EXT_CONFIG_CLK输入低有效测试模式使能信号。置 1 以禁用测试模式。在所有配置模式下需依赖外部弱上拉或将此引脚驱动为高电平上拉FPGA 配置模式选择配置模式每个配置接口对应一种或多种配置模式及总线宽度通过在SSL_N和TEST_N输入引脚上设置相应电平条件来选择配置模式。SSU_N引脚可为任意值。在 FPGA 进入用户模式前不要切换模式引脚的电平。SPI 硬件设置若未进行任何连接默认模式是串行 x1 SPI 主动模式关于 SPI 时钟与采样SPI 接口时钟与采样注意请参考数据手册中的建立时间和保持时间根据你的时序预算确保系统时序收敛。微处理器或微控制器可以在接口空闲时设置 SPI 时钟极性CPOL 位和时钟相位CPHA 位根据这两个位的设置会产生四种模式。在对 FPGA 编程时请在微处理器 / 微控制器中使用模式 3。SPI 时钟极性与相位模式Efinix 在 SPI 被动模式下使用模式 3即所有 Titanium 系列 FPGA 器件的 CPOL 位 1、CPHA 位 1。SPI 时钟极性与相位模式图(CPOL 位CPHA 位) 对应模式编号(0,0) 模式 0(0,1) 模式 1(1,0) 模式 2(1,1) 模式 3。SPI 主动模式主动 SPI 配置模式既可以读取标准的 1 位串行 SPI 闪存器件也可以读取支持 x2 和 x4 快速输出读取操作的闪存器件 —— 这些模式的速度比标准 1 位 SPI 接口成比例地更快。注意Titanium Ti35 和 Ti60 FPGA 仅支持采用 3 字节寻址模式的 SPI 闪存进行配置。为了实现更快的加载速度Titanium FPGA 还支持 x8 模式该模式需使用两个相同的 SPI 闪存器件。主动模式指令注意需要设计电路来控制 CRESET_N 引脚以满足 tCRESET_N 的时序要求。X1主动模式外部上拉是可选的除非外部负载有要求。仅当在 Efinity 项目编辑器的比特流生成中选择 “外部时钟” 作为时钟源时才将 EXT_CONFIG_CLK 连接到外部时钟源。X2主动模式外部上拉是可选的除非外部负载有要求。在 x2 模式下CDI0 引脚是双向数据 I/O 引脚。仅当在 Efinity 项目编辑器的比特流生成中选择 “外部时钟” 作为时钟源时才将 EXT_CONFIG_CLK 连接到外部时钟源。X4主动模式外部上拉是可选的除非外部负载有要求。在 x4 模式下CDI0 引脚是双向数据 I/O 引脚。仅当在 Efinity 项目编辑器的比特流生成中选择 “外部时钟” 作为时钟源时才将 EXT_CONFIG_CLK 连接到外部时钟源。X8主动模式外部上拉是可选的除非外部负载有要求。在 x8 模式下CDI0 引脚是双向数据 I/O 引脚。仅当在 Efinity 项目编辑器的比特流生成中选择 “外部时钟” 作为时钟源时才将 EXT_CONFIG_CLK 连接到外部时钟源。时序FPGA 提供配置时钟并通过主动 SPI 引脚发送指令与外部闪存进行交互。FPGA 上电后SSL_N被外部上拉为高电平FPGA 通过 SPI 引脚进入主动 SPI 配置模式。流程如下将SSL_N拉低以唤醒外部 SPI 闪存启动配置通过驱动CDI0发送 “断电唤醒指令”唤醒外部 SPI 闪存等待至少 30 μs发送 “快速读取命令”从地址 24’h000000 或 32’h00000000 读取 SPI 闪存的内容可选操作配置完成后FPGA 发送 “深度断电指令”强制 SPI 闪存进入深度断电状态SPI主动X1配置波形展示了以下阶段的信号状态上电→初始编程→用户模式→二次编程→再次进入用户模式JTAG 通道信号TCK、TMS等配置期间保持无效状态SPI 主动x1配置详细视图、SPI 通道的详细时序有关上电细节请参考 Titanium 数据手册中的 “上电序列”。重要提示配置期间JTAG 引脚必须保持无效状态。重要提示若 FPGA 使用内部振荡器作为配置时钟源默认则配置期间外部配置时钟引脚必须保持无效状态。