2026/8/11 22:52:25 verilog HDLBits刷题[Bulid a circuit from a simulation waveform]“Sim/circuit8”---Sequential circuit8
1、题目2、分析观察p,发现p部分和a一样,并且当clock为1时,pa;clock为0时,p保持不变q只在clock的下降沿发生变化,观察得到,q是p的时钟下降沿采样3、代码module top_module (input clock,input a,…